JPH0666748B2 - 時分割データレジスタ - Google Patents
時分割データレジスタInfo
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- JPH0666748B2 JPH0666748B2 JP2222546A JP22254690A JPH0666748B2 JP H0666748 B2 JPH0666748 B2 JP H0666748B2 JP 2222546 A JP2222546 A JP 2222546A JP 22254690 A JP22254690 A JP 22254690A JP H0666748 B2 JPH0666748 B2 JP H0666748B2
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- G—PHYSICS
- G10—MUSICAL INSTRUMENTS; ACOUSTICS
- G10H—ELECTROPHONIC MUSICAL INSTRUMENTS; INSTRUMENTS IN WHICH THE TONES ARE GENERATED BY ELECTROMECHANICAL MEANS OR ELECTRONIC GENERATORS, OR IN WHICH THE TONES ARE SYNTHESISED FROM A DATA STORE
- G10H1/00—Details of electrophonic musical instruments
- G10H1/18—Selecting circuits
- G10H1/183—Channel-assigning means for polyphonic instruments
- G10H1/185—Channel-assigning means for polyphonic instruments associated with key multiplexing
- G10H1/186—Microprocessor-controlled keyboard and assigning means
-
- G—PHYSICS
- G10—MUSICAL INSTRUMENTS; ACOUSTICS
- G10H—ELECTROPHONIC MUSICAL INSTRUMENTS; INSTRUMENTS IN WHICH THE TONES ARE GENERATED BY ELECTROMECHANICAL MEANS OR ELECTRONIC GENERATORS, OR IN WHICH THE TONES ARE SYNTHESISED FROM A DATA STORE
- G10H7/00—Instruments in which the tones are synthesised from a data store, e.g. computer organs
- G10H7/02—Instruments in which the tones are synthesised from a data store, e.g. computer organs in which amplitudes at successive sample points of a tone waveform are stored in one or more memories
- G10H7/04—Instruments in which the tones are synthesised from a data store, e.g. computer organs in which amplitudes at successive sample points of a tone waveform are stored in one or more memories in which amplitudes are read at varying rates, e.g. according to pitch
- G10H7/045—Instruments in which the tones are synthesised from a data store, e.g. computer organs in which amplitudes at successive sample points of a tone waveform are stored in one or more memories in which amplitudes are read at varying rates, e.g. according to pitch using an auxiliary register or set of registers, e.g. a shift-register, in which the amplitudes are transferred before being read
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- Electrophonic Musical Instruments (AREA)
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- Information Transfer Systems (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は、時分割処理を行なう際、各時分割チャンネ
ルで用いるためのデータを一時記憶する時分割データレ
ジスタに関し、特に、比較的高速で処理を行なう第１の
装置（例えばCPU）から比較的長い周期で時分割処理を
行なう第２の装置（例えば電子楽器の音源）へデータ転
送するために用いられる時分割データレジスタに関す
る。
ルで用いるためのデータを一時記憶する時分割データレ
ジスタに関し、特に、比較的高速で処理を行なう第１の
装置（例えばCPU）から比較的長い周期で時分割処理を
行なう第２の装置（例えば電子楽器の音源）へデータ転
送するために用いられる時分割データレジスタに関す
る。
［従来技術］ ディジタル電子楽器においては、中央処理装置（CPU）
を用いて全体の動作を制御するようにしている。この場
合、CPUは鍵盤やペダル等の各操作子情報を取り込み、
これらの操作子情報に基づいて楽音の合成を制御するた
めの楽音制御情報を作成して音源へ転送する。音源は、
回路構成をできるだけ複雑にすることなく複音発音を可
能とするため、メモリや演算回路を複数チャンネルで共
用できる時分割処理を行なうようになっている。
を用いて全体の動作を制御するようにしている。この場
合、CPUは鍵盤やペダル等の各操作子情報を取り込み、
これらの操作子情報に基づいて楽音の合成を制御するた
めの楽音制御情報を作成して音源へ転送する。音源は、
回路構成をできるだけ複雑にすることなく複音発音を可
能とするため、メモリや演算回路を複数チャンネルで共
用できる時分割処理を行なうようになっている。
第７図は、このような電子楽器においてCPUから音源へ
楽音制御情報等のデータ転送するための従来の時分割デ
ータレジスタを示す。また、第４図Ｂは、第７図のレジ
スタの各部の動作のタイミングを示す。ここで、音源
は、16音の同時発音を可能にするため16チャンネルの時
分割処理を、各チャンネルごとに1.25μＳの処理周期
TA、したがって16チャンネルを20μＳという比較的長い
時分割周期TDで実行するように構成されているものとす
る。
楽音制御情報等のデータ転送するための従来の時分割デ
ータレジスタを示す。また、第４図Ｂは、第７図のレジ
スタの各部の動作のタイミングを示す。ここで、音源
は、16音の同時発音を可能にするため16チャンネルの時
分割処理を、各チャンネルごとに1.25μＳの処理周期
TA、したがって16チャンネルを20μＳという比較的長い
時分割周期TDで実行するように構成されているものとす
る。
第７図において、16ステージのシフトレジスタ１は、ク
ロックCLKAによって駆動され、入力端INに供給されるデ
ータおよび各ステージに記憶しているデータを周期TAで
順次出力側へシフトする。すなわち、入力端INに供給さ
れるデータは、16×TA（＝TD）だけ遅延して出力端OUT
へ伝送される。
ロックCLKAによって駆動され、入力端INに供給されるデ
ータおよび各ステージに記憶しているデータを周期TAで
順次出力側へシフトする。すなわち、入力端INに供給さ
れるデータは、16×TA（＝TD）だけ遅延して出力端OUT
へ伝送される。
第４図Ｂにおいて、クロックCLKAは周期TA（＝1.25μ
Ｓ）のクロックであり、クロックCLKDは周期TD（＝16×
TA＝20μＳ）のクロックである。
Ｓ）のクロックであり、クロックCLKDは周期TD（＝16×
TA＝20μＳ）のクロックである。
第７図において、セレクタ２は、通常時は、セレクト端
子SAにＬレベルが印加されており、Ｂ入力端に供給され
るデータDTAを選択してシフトレジスタ１の入力端INに
供給する。すなわち、シフトレジスタ１に書き込まれた
データは、通常時、時分割周期TDで循環し、音源におけ
る各時分割チャンネルの処理周期TAに同期してそのチャ
ンネルの楽音形成用のデータが順次出力される。
子SAにＬレベルが印加されており、Ｂ入力端に供給され
るデータDTAを選択してシフトレジスタ１の入力端INに
供給する。すなわち、シフトレジスタ１に書き込まれた
データは、通常時、時分割周期TDで循環し、音源におけ
る各時分割チャンネルの処理周期TAに同期してそのチャ
ンネルの楽音形成用のデータが順次出力される。
音源への供給データDTAを書き換えるときは図示しないC
PUから新たなデータDATA、このデータに書き換えようと
する時分割チャンネルの番号CHおよびＬレベルの書き込
み指令信号Ｒ／Ｗが送出される。データDATAはラッチ３
に、チャンネル番号CHはチャンネルタイミング一致検出
回路４に、書き込み信号Ｒ／Ｗはインバータ５に、それ
ぞれ供給される。ここで、書き込み指令信号Ｒ／Ｗは、
通常時の読み取りモードを指定するＨレベルに対し、Ｌ
レベルに設定されている。
PUから新たなデータDATA、このデータに書き換えようと
する時分割チャンネルの番号CHおよびＬレベルの書き込
み指令信号Ｒ／Ｗが送出される。データDATAはラッチ３
に、チャンネル番号CHはチャンネルタイミング一致検出
回路４に、書き込み信号Ｒ／Ｗはインバータ５に、それ
ぞれ供給される。ここで、書き込み指令信号Ｒ／Ｗは、
通常時の読み取りモードを指定するＨレベルに対し、Ｌ
レベルに設定されている。
ラッチ回路３はクロックCLKDの立上がりでデータDATAを
ラッチする。また、チャンネルタイミング一致検出回路
４は、クロックCLKAを計数する図示しないチャンネルカ
ウンタを備えており、チャンネルカウンタの計数値であ
るチャンネル番号と前記CPUから送出されるチャンネル
番号CHとが一致したときＨレベルの一致信号CTを出力す
る。第４図ＢはCPUの指定チャンネル番号CHが５の場合
を示している。
ラッチする。また、チャンネルタイミング一致検出回路
４は、クロックCLKAを計数する図示しないチャンネルカ
ウンタを備えており、チャンネルカウンタの計数値であ
るチャンネル番号と前記CPUから送出されるチャンネル
番号CHとが一致したときＨレベルの一致信号CTを出力す
る。第４図ＢはCPUの指定チャンネル番号CHが５の場合
を示している。
Ｈレベルの一致信号CTはアンド回路６の一方の入力端子
に供給される。一方、アンド回路６の他方の入力端子に
は、Ｌレベルの書き込み指令信号Ｒ／Ｗをインバータ５
にて反転したＨレベル信号が供給されている。したがっ
て、アンド回路６の出力がＨレベルとなり、これがセレ
クタ２のセレクト端子SAに供給される。これにより、セ
レクタ２は、Ａ入力端に供給されるラッチ３の出力デー
タを選択してシフトレジスタ１の入力側INに供給する。
シフトレジスタ１はクロックCLKAの立上がりで各ステー
ジとも入力側のデータを取り込む。すなわち、前記CPU
により指定されたチャンネル番号CH（＝５）に対応する
タイミングで、シフトレジスト１の第１〜15ステージの
データが出力側に１ステージずつシフトされて第２〜16
ステージに記憶されるとともに、ラッチ３にラッチされ
ていたデータDATAがシフトレジスタ１の第１ステージに
書き込まれる。
に供給される。一方、アンド回路６の他方の入力端子に
は、Ｌレベルの書き込み指令信号Ｒ／Ｗをインバータ５
にて反転したＨレベル信号が供給されている。したがっ
て、アンド回路６の出力がＨレベルとなり、これがセレ
クタ２のセレクト端子SAに供給される。これにより、セ
レクタ２は、Ａ入力端に供給されるラッチ３の出力デー
タを選択してシフトレジスタ１の入力側INに供給する。
シフトレジスタ１はクロックCLKAの立上がりで各ステー
ジとも入力側のデータを取り込む。すなわち、前記CPU
により指定されたチャンネル番号CH（＝５）に対応する
タイミングで、シフトレジスト１の第１〜15ステージの
データが出力側に１ステージずつシフトされて第２〜16
ステージに記憶されるとともに、ラッチ３にラッチされ
ていたデータDATAがシフトレジスタ１の第１ステージに
書き込まれる。
このように、従来の時分割データレジスタにおいては、
１つのデータを書き換えるためのアクセスタイムが時分
割の１周期TD（＝20μＳ）に等しかった。つまり、デー
タを転送する側の装置（例えばCPU）は、データを転送
される側の装置（例えば音源）のデータ転送すべきチャ
ンネルに対応するタイミングになってデータ書き込み処
理が終了するまで次の書き込み処理を実行することがで
きないため、あるチャンネルにデータを１つ書き込むの
に最大２×TD＝40μｓ待たされる可能性があり特に複数
のデータを書き込む場合、書込処理に長時間を要すると
いう不都合があった。
１つのデータを書き換えるためのアクセスタイムが時分
割の１周期TD（＝20μＳ）に等しかった。つまり、デー
タを転送する側の装置（例えばCPU）は、データを転送
される側の装置（例えば音源）のデータ転送すべきチャ
ンネルに対応するタイミングになってデータ書き込み処
理が終了するまで次の書き込み処理を実行することがで
きないため、あるチャンネルにデータを１つ書き込むの
に最大２×TD＝40μｓ待たされる可能性があり特に複数
のデータを書き込む場合、書込処理に長時間を要すると
いう不都合があった。
また、ラッチ３を用いずに、CPU等から直接複数チャン
ネルのデータを書き込むとしても、全16チャンネルに書
き込むとすれば、最初のチャンネルに対応するタイミン
グまでの待機時間と書込時間との合計が最長で2TD必要
であり、やはり書込処理に長時間が必要であった。
ネルのデータを書き込むとしても、全16チャンネルに書
き込むとすれば、最初のチャンネルに対応するタイミン
グまでの待機時間と書込時間との合計が最長で2TD必要
であり、やはり書込処理に長時間が必要であった。
さらに、異なる周期で時分割処理を行なっている複数の
周辺装置がある場合、第１の装置における処理時間の短
縮を図るため、各周辺装置と第１の装置とのデータ伝送
を時分割で併行して行なおうとしても、それが困難であ
るという不都合があった。
周辺装置がある場合、第１の装置における処理時間の短
縮を図るため、各周辺装置と第１の装置とのデータ伝送
を時分割で併行して行なおうとしても、それが困難であ
るという不都合があった。
［発明が解決しようとする課題］ この発明は、CPU等のように比較的高速処理する第１の
装置から音源等のような比較的低速で時分割処理する第
２装置へデータ転送を行なうための時分割データレジス
タにおいて、第１の装置からのアクセス時間の短縮を図
ることを目的とする。
装置から音源等のような比較的低速で時分割処理する第
２装置へデータ転送を行なうための時分割データレジス
タにおいて、第１の装置からのアクセス時間の短縮を図
ることを目的とする。
また、異なる周期で時分割処理を行なっている複数の周
辺装置がある場合、第１の装置からのアクセス時間を揃
えることができ、もって、周辺装置と第１の装置とのデ
ータ伝送を併行して行なうことによる処理時間の短縮を
可能にすることを第２の目的とする。
辺装置がある場合、第１の装置からのアクセス時間を揃
えることができ、もって、周辺装置と第１の装置とのデ
ータ伝送を併行して行なうことによる処理時間の短縮を
可能にすることを第２の目的とする。
［課題を解決するための手段］ 前記の目的を達成するため、この発明では、比較的高速
で処理を行なう第１の装置から伝送されるデータを一時
記憶して比較的長い第１の周期で複数チャンネルの時分
割処理を行なう第２の装置へ転送する時分割データレジ
スタにおいて、時分割データ記憶手段に比較的高速でデ
ータ書き込みし、その後、時分割処理に応じた低速周期
に変換するようにしている。
で処理を行なう第１の装置から伝送されるデータを一時
記憶して比較的長い第１の周期で複数チャンネルの時分
割処理を行なう第２の装置へ転送する時分割データレジ
スタにおいて、時分割データ記憶手段に比較的高速でデ
ータ書き込みし、その後、時分割処理に応じた低速周期
に変換するようにしている。
［作用および効果］ この発明によれば、データを転送する第１の装置からの
データを比較的高速で記憶手段に記憶させた後、データ
を転送される第２の装置の時分割速度に合わせたタイミ
ングでデータ転送するので、第１の装置がデータ書込
（転送）処理に時間を長く占有されなくなる。
データを比較的高速で記憶手段に記憶させた後、データ
を転送される第２の装置の時分割速度に合わせたタイミ
ングでデータ転送するので、第１の装置がデータ書込
（転送）処理に時間を長く占有されなくなる。
また、第１の装置の書込周期を第２の装置の時分割周期
と異なる周期に設定することができるため、複数の周辺
装置がある場合、第１の装置から各周辺装置へのアクセ
ス周期を同一または整数比関係に設定することができ、
各周辺装置へ時分割で併行的にアクセス可能となるの
で、第１の装置から各周辺装置へのアクセスに要する時
間を短縮することができる。
と異なる周期に設定することができるため、複数の周辺
装置がある場合、第１の装置から各周辺装置へのアクセ
ス周期を同一または整数比関係に設定することができ、
各周辺装置へ時分割で併行的にアクセス可能となるの
で、第１の装置から各周辺装置へのアクセスに要する時
間を短縮することができる。
［実施例］ 以下、図面を用いてこの発明の実施例を説明する。
第１図は、この発明の一実施例に係る電子楽器の全体構
成を示す全体ブロック図である。
成を示す全体ブロック図である。
この電子楽器は、中央処理装置（CPU）11を用いてその
全体動作を制御するように構成されたもので、CPU11に
は双方向バスライン12を介して、CPU11の制御プログラ
ムや各種楽音発生のために必要なデータが格納されてい
るプログラムメモリ13、CPU11が前記制御プログラムを
実行する際に発生する各種のデータを一時記憶するワー
キングメモリ14、鍵盤における鍵操作を検出し操作され
た鍵を表わすキーコードKC、その操作状態を表わすキー
オンKONおよびキーオフKOF信号、ならびに押鍵の速度を
表わすキーベロシティKV等を発生するキー状態検出回路
15、および音源16が接続されている。音源16には、サウ
ンドシステム17が接続されている。
全体動作を制御するように構成されたもので、CPU11に
は双方向バスライン12を介して、CPU11の制御プログラ
ムや各種楽音発生のために必要なデータが格納されてい
るプログラムメモリ13、CPU11が前記制御プログラムを
実行する際に発生する各種のデータを一時記憶するワー
キングメモリ14、鍵盤における鍵操作を検出し操作され
た鍵を表わすキーコードKC、その操作状態を表わすキー
オンKONおよびキーオフKOF信号、ならびに押鍵の速度を
表わすキーベロシティKV等を発生するキー状態検出回路
15、および音源16が接続されている。音源16には、サウ
ンドシステム17が接続されている。
第２図は、第１図における音源16の詳細を示す。
第２図の音源は、第７図のレジスタを備えた従来の音源
に対し、レジスタをこの発明の特徴とする第３図のレジ
スタに置き換えたものである。
に対し、レジスタをこの発明の特徴とする第３図のレジ
スタに置き換えたものである。
第２図において、フェーズジェネレータ22は、CPU11
（第１図）からレジスタ21を介してキーコードKCおよび
キーオン信号KONを転送され、このキーコードKCに応じ
て発生すべき楽音波形の位相データを決定し、これをキ
ーオン信号KONの転送タイミングに応じて発生する。
（第１図）からレジスタ21を介してキーコードKCおよび
キーオン信号KONを転送され、このキーコードKCに応じ
て発生すべき楽音波形の位相データを決定し、これをキ
ーオン信号KONの転送タイミングに応じて発生する。
アドレスジェネレータ23は、フェーズジェネレータ22か
ら位相データIPを供給されるとともに、前記CPU11から
レジスタ21を介して音色データKC、キーベロシティデー
タKV、キーオフ信号KOF、キーコードKCおよびキーオン
信号KONを供給され、これらのデータに基づいて波形メ
モリ24から楽音波形データを読み出すためのアドレスを
発生する。この際、アドレスジェネレータ23において
は、音色データKC、キーベロシティデータKVおよびキー
コードKCに基づいて波形メモリ24における楽音波形デー
タの格納領域が決定され、位相データIPに基づいてこの
格納領域内の読出アドレスが決定され、キーオン信号KO
Nによってアドレスの発生が開始される。また、キーオ
フ信号KOFによって楽音波形データが所定のキーオフ波
形に切り換えられる。
ら位相データIPを供給されるとともに、前記CPU11から
レジスタ21を介して音色データKC、キーベロシティデー
タKV、キーオフ信号KOF、キーコードKCおよびキーオン
信号KONを供給され、これらのデータに基づいて波形メ
モリ24から楽音波形データを読み出すためのアドレスを
発生する。この際、アドレスジェネレータ23において
は、音色データKC、キーベロシティデータKVおよびキー
コードKCに基づいて波形メモリ24における楽音波形デー
タの格納領域が決定され、位相データIPに基づいてこの
格納領域内の読出アドレスが決定され、キーオン信号KO
Nによってアドレスの発生が開始される。また、キーオ
フ信号KOFによって楽音波形データが所定のキーオフ波
形に切り換えられる。
エンベロープジェネレータ25は、前記CPU11からレジス
タ21を介して前記アドレスジェネレータ23と同様の音色
データKC、キーベロシティデータKV、キーオフ信号KO
F、キーコードKCおよびキーオン信号KONを供給され、こ
れらの音色データKC、キーベロシティデータKVおよびキ
ーコードKCに基づくエンベロープ波形データを発生す
る。キーオン信号KONは、エンベロープ波形データ発
生、すなわち楽音発生の開始信号となり、キーオフ信号
KOFは楽音消音処理の開始信号となる。
タ21を介して前記アドレスジェネレータ23と同様の音色
データKC、キーベロシティデータKV、キーオフ信号KO
F、キーコードKCおよびキーオン信号KONを供給され、こ
れらの音色データKC、キーベロシティデータKVおよびキ
ーコードKCに基づくエンベロープ波形データを発生す
る。キーオン信号KONは、エンベロープ波形データ発
生、すなわち楽音発生の開始信号となり、キーオフ信号
KOFは楽音消音処理の開始信号となる。
乗算器26は、波形メモリ24から供給される楽音波形デー
タとエンベロープジェネレータ25から供給されるエンベ
ロープ波形データとを乗算することにより、楽音波形に
エンベロープを付与する。
タとエンベロープジェネレータ25から供給されるエンベ
ロープ波形データとを乗算することにより、楽音波形に
エンベロープを付与する。
アキュミュレータ27は、乗算器26を介して時分割出力さ
れる16個の楽音波形データを加算する。これにより、16
個の楽音が音響的に混合される。アキュミュレータ27の
出力データは、サウンドシステム17（第１図）に供給さ
れる。
れる16個の楽音波形データを加算する。これにより、16
個の楽音が音響的に混合される。アキュミュレータ27の
出力データは、サウンドシステム17（第１図）に供給さ
れる。
サウンドシステム17は、図示しないＤ／Ａ変換器、増幅
器およびスピーカ等を備え、前記アキュミュレータ27の
出力データをアナログ信号に変換するとともに増幅して
スピーカを駆動する。これにより、音源16の16個の時分
割チャンネルで形成された楽音の混合音がスピーカから
音響として放音される。
器およびスピーカ等を備え、前記アキュミュレータ27の
出力データをアナログ信号に変換するとともに増幅して
スピーカを駆動する。これにより、音源16の16個の時分
割チャンネルで形成された楽音の混合音がスピーカから
音響として放音される。
第３図は、第２図におけるレジスタ21の詳細を示し、第
４図Ａは、第３図のレジスタの各部の動作のタイミング
を示す。
４図Ａは、第３図のレジスタの各部の動作のタイミング
を示す。
第３図のレジスタは、第７図に示す従来例に対し、シフ
トレジスタ１およびラッチ３を駆動するクロックとして
それぞれ周期がクロックCLKAおよびCLKDの１／４倍とよ
り高速のクロックCLKBおよびCLKCを用いるとともに、シ
フトレジスタ１からクロックCLKBの周期TB（＝0.3125μ
Ｓ）で各時分割チャンネルに対応して順次出力される転
送データを、音源側の時分割処理周期TAに近い周期でラ
ッチするラッチ７、転送データ取込用のクロックTMを発
生するタイミング発生回路８、およびラッチ７の出力を
周期TA（＝1.25μＳ）のクロックCLKAの立上がりで取り
込んで、その取り込んだデータをクロックCLKAの次の立
上がりから次の立上がりまでの１周期間保持するための
遅延回路９を付加したものである。
トレジスタ１およびラッチ３を駆動するクロックとして
それぞれ周期がクロックCLKAおよびCLKDの１／４倍とよ
り高速のクロックCLKBおよびCLKCを用いるとともに、シ
フトレジスタ１からクロックCLKBの周期TB（＝0.3125μ
Ｓ）で各時分割チャンネルに対応して順次出力される転
送データを、音源側の時分割処理周期TAに近い周期でラ
ッチするラッチ７、転送データ取込用のクロックTMを発
生するタイミング発生回路８、およびラッチ７の出力を
周期TA（＝1.25μＳ）のクロックCLKAの立上がりで取り
込んで、その取り込んだデータをクロックCLKAの次の立
上がりから次の立上がりまでの１周期間保持するための
遅延回路９を付加したものである。
第３図のレジスタにおいて、CPU11（第１図）からのデ
ータ書込処理およびシフトレジスタ１とセレクタ２にお
けるデータ循環処理は、クロックCLKBおよびCLKCが従来
のクロックCLKAおよびCLKDより４倍速いため、４倍の高
速で行なわれることを除いて、全く同様に行なわれる。
但し、シフトレジスタ１内のデータ配列は、前記遅延回
路９からの出力データがチャンネル０用からチャンネル
15（16進表示でＦ）用まで順番に出力されるようにする
ため、第４図Ａに示すように、16進表示でチャンネル0,
4,8,C,1,5,9,D,2,6,A,E,3,7,B,Fの順となっている。一
方、シフトレジスタ１内のデータ配列を、チャンネル０
〜Ｆの順とすることもできる。この場合は、音源におけ
る時分割処理がチャンネル0,4,8,……,B,Fの順で行なわ
れていることになる。以下においてチャンネル番号CHは
16進数で表わすものとする。
ータ書込処理およびシフトレジスタ１とセレクタ２にお
けるデータ循環処理は、クロックCLKBおよびCLKCが従来
のクロックCLKAおよびCLKDより４倍速いため、４倍の高
速で行なわれることを除いて、全く同様に行なわれる。
但し、シフトレジスタ１内のデータ配列は、前記遅延回
路９からの出力データがチャンネル０用からチャンネル
15（16進表示でＦ）用まで順番に出力されるようにする
ため、第４図Ａに示すように、16進表示でチャンネル0,
4,8,C,1,5,9,D,2,6,A,E,3,7,B,Fの順となっている。一
方、シフトレジスタ１内のデータ配列を、チャンネル０
〜Ｆの順とすることもできる。この場合は、音源におけ
る時分割処理がチャンネル0,4,8,……,B,Fの順で行なわ
れていることになる。以下においてチャンネル番号CHは
16進数で表わすものとする。
第３図のレジスタにおける読み込み処理は、原則として
クロックCLKBの４クロックごとに行なう。但し、そのま
までは、16チャンネルのうち４チャンネルだけが繰り返
し読み出されることになるため、第４図Ａに示すよう
に、読出クロックTMを、４チャンネル分のデータ読出を
行なう度に、クロックCLKBの１クロック（１チャンネ
ル）だけ遅らせ、16チャンネル分の読出を終了したとき
16チャンネル分の読出により遅れた３クロック分をもと
に戻すようにしている。
クロックCLKBの４クロックごとに行なう。但し、そのま
までは、16チャンネルのうち４チャンネルだけが繰り返
し読み出されることになるため、第４図Ａに示すよう
に、読出クロックTMを、４チャンネル分のデータ読出を
行なう度に、クロックCLKBの１クロック（１チャンネ
ル）だけ遅らせ、16チャンネル分の読出を終了したとき
16チャンネル分の読出により遅れた３クロック分をもと
に戻すようにしている。
第５図は、このような読出クロックTMを発生するタイミ
ング発生回路の１例を示す。
ング発生回路の１例を示す。
同図において、パルス発生回路51は、クロックCLKDの１
／４周期ずつ順にＨレベルとなる第６図に示すようなパ
ルスP11、P12、P13およびP14を発生する。
／４周期ずつ順にＨレベルとなる第６図に示すようなパ
ルスP11、P12、P13およびP14を発生する。
パルス発生回路52は、第６図に示すように、クロックCL
KAの周期TAで幅が１／4TAより僅かに狭く、かつ立上が
りが前記のパルスP11〜P14と同期したパルスP21、パル
スP21から順次クロックCLKBの１周期TB分ずつ位相をず
らしたパルスP22、P23およびP24を発生する。
KAの周期TAで幅が１／4TAより僅かに狭く、かつ立上が
りが前記のパルスP11〜P14と同期したパルスP21、パル
スP21から順次クロックCLKBの１周期TB分ずつ位相をず
らしたパルスP22、P23およびP24を発生する。
アンド回路53は、クロックCLKDの最初の１／４周期に対
応するパルスP11がＨレベルである間、位相遅れ０のパ
ルスP21を４個出力する。アンド回路54〜56は、それぞ
れクロックCLKDの第２〜第４の１／４周期に対応するパ
ルスP12〜14がＨレベルである間、位相遅れがそれぞれ
１〜3TBのパルスP22〜24を４個ずつ出力する。
応するパルスP11がＨレベルである間、位相遅れ０のパ
ルスP21を４個出力する。アンド回路54〜56は、それぞ
れクロックCLKDの第２〜第４の１／４周期に対応するパ
ルスP12〜14がＨレベルである間、位相遅れがそれぞれ
１〜3TBのパルスP22〜24を４個ずつ出力する。
これらのアンド回路53〜56の出力をオア回路57で合成す
ることにより、第４図Ａに示すようなタイミングパルス
TMが得られる。このタイミングパルスTMは、位相がクロ
ックCLKAより僅かに遅れているものとする。
ることにより、第４図Ａに示すようなタイミングパルス
TMが得られる。このタイミングパルスTMは、位相がクロ
ックCLKAより僅かに遅れているものとする。
第３図に戻って、ラッチ７は、タイミング発生回路８か
ら出力されるパルスTMの立上がりでシフトレジスタ１の
出力データDTBを取り込み、ラッチデータDTCとして出力
する。
ら出力されるパルスTMの立上がりでシフトレジスタ１の
出力データDTBを取り込み、ラッチデータDTCとして出力
する。
遅延回路９は、クロックCLKAの立上がりでラッチ７の出
力データDTCを取り込み、次のクロックCLKAの立上がり
でデータDTAとして出力する。この出力データDTAはさら
に次のクロックCLKAの立上がりで次のチャンネルのデー
タに更新されるまで保持される。
力データDTCを取り込み、次のクロックCLKAの立上がり
でデータDTAとして出力する。この出力データDTAはさら
に次のクロックCLKAの立上がりで次のチャンネルのデー
タに更新されるまで保持される。
以上のように、第３図のレジスタにおいては、CPU11
（第１図）からのデータDATAを従来の周期TDの１／４の
周期TCで書き込むことができるとともに、音源16（第１
図）へは音源本来に時分割速度である周期TAでデータを
供給することができる。すなわち、レジスタ21を除き音
源16側に何らの変更も加えないで、CPU11のデータ書込
処理速度を４倍に高速化できる。
（第１図）からのデータDATAを従来の周期TDの１／４の
周期TCで書き込むことができるとともに、音源16（第１
図）へは音源本来に時分割速度である周期TAでデータを
供給することができる。すなわち、レジスタ21を除き音
源16側に何らの変更も加えないで、CPU11のデータ書込
処理速度を４倍に高速化できる。
［実施例の変形例］ なお、この発明は上述の実施例に限定されることなく、
適宜変形して実施することができる。
適宜変形して実施することができる。
例えば、上述の実施例においては、CPUからの書込速度
と音源における時分割処理速度との比を４倍に設定した
例を示したが、この速度比は任意に設定することができ
る。特に、速度比を時分割チャンネル数またはシフトレ
ジスタのステージ数の整数倍以外に設定するようにすれ
ば、第３図におけるラッチ７および遅延回路９の一方と
タイミング発生回路８を省略することができる。ラッチ
７を残す場合は、ラッチ７のラッチ信号としてクロック
CLKAを用いる。
と音源における時分割処理速度との比を４倍に設定した
例を示したが、この速度比は任意に設定することができ
る。特に、速度比を時分割チャンネル数またはシフトレ
ジスタのステージ数の整数倍以外に設定するようにすれ
ば、第３図におけるラッチ７および遅延回路９の一方と
タイミング発生回路８を省略することができる。ラッチ
７を残す場合は、ラッチ７のラッチ信号としてクロック
CLKAを用いる。
シフトレジスタ１内のデータ配列は、速度比を５倍とす
る場合、0,D,A,7,4,1,E,B,8,5,2,F,C,9,6,3、速度比を
７倍とする場合、0,7,E,5,C,3,A,1,8,F,6,D,4,B,2,9、
速度比を15倍とする場合、F,E,D,……,2,1,0、速度比を
17倍とする場合、0,1,2,……,D,E,Fとすればよい。
る場合、0,D,A,7,4,1,E,B,8,5,2,F,C,9,6,3、速度比を
７倍とする場合、0,7,E,5,C,3,A,1,8,F,6,D,4,B,2,9、
速度比を15倍とする場合、F,E,D,……,2,1,0、速度比を
17倍とする場合、0,1,2,……,D,E,Fとすればよい。
第１図は、この発明の一実施例に係る電子楽器の全体構
成を示すブロック図、 第２図は、第１図における音源回路の詳細例を示すブロ
ック図、 第３図は、第２図における時分割データレジスタの詳細
例を示すブロック図、 第４図Ａは、第３図の時分割データレジスタにおける各
部動作のタイムチャート、 第４図Ｂは、従来例である第７図の時分割データレジス
タにおける各部動作のタイムチャート、 第５図は、第３図におけるタイミング発生回路の詳細例
を示すブロック図、 第６図は、第５図のタイミング発生回路における各部動
作のタイムチャート、そして 第７図は、従来の時分割データレジスタの構成を示すブ
ロック図である。 1:シフトレジスタ 2:セレクタ 3:ラッチ 4:チャンネルタイミング一致検出回路 5:インバータ 6:アンド回路 7:ラッチ 8:タイミング発生回路 9:遅延回路 11:中央処理装置（CPU） 16:音源 21:時分割データレジスタ TA:音源の時分割チャンネルごとの処理周期 TB:シフトレジスタのシフトの周期 TC:音源の時分割周期（第２の周期） TD:CPUの書込処理周期（第１の周期）
成を示すブロック図、 第２図は、第１図における音源回路の詳細例を示すブロ
ック図、 第３図は、第２図における時分割データレジスタの詳細
例を示すブロック図、 第４図Ａは、第３図の時分割データレジスタにおける各
部動作のタイムチャート、 第４図Ｂは、従来例である第７図の時分割データレジス
タにおける各部動作のタイムチャート、 第５図は、第３図におけるタイミング発生回路の詳細例
を示すブロック図、 第６図は、第５図のタイミング発生回路における各部動
作のタイムチャート、そして 第７図は、従来の時分割データレジスタの構成を示すブ
ロック図である。 1:シフトレジスタ 2:セレクタ 3:ラッチ 4:チャンネルタイミング一致検出回路 5:インバータ 6:アンド回路 7:ラッチ 8:タイミング発生回路 9:遅延回路 11:中央処理装置（CPU） 16:音源 21:時分割データレジスタ TA:音源の時分割チャンネルごとの処理周期 TB:シフトレジスタのシフトの周期 TC:音源の時分割周期（第２の周期） TD:CPUの書込処理周期（第１の周期）
Claims (1)
- 【請求項１】第１の装置から伝送されるデータを入力し
第１の周期で複数チャンネルの時分割処理を行なう第２
の装置へ転送する時分割データレジスタであって、 前記第１の装置から所定の時分割チャンネルを指定して
伝送されるデータを前記第１の周期より短い第２の周期
で取り込んで該チャンネルに対応する記憶位置に記憶す
るとともに、各チャンネルごとの記憶データを順次該第
２の周期で繰り返し出力する記憶手段と、 前記記憶手段の出力を前記第２の装置における各チャン
ネルごとの処理周期に同期して取り込んでラッチ出力す
るラッチ手段とを具備することを特徴とする時分割デー
タレジスタ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2222546A JPH0666748B2 (ja) | 1990-08-27 | 1990-08-27 | 時分割データレジスタ |
| US08/064,747 US5359145A (en) | 1990-08-27 | 1993-05-18 | Time-divisional data register |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2222546A JPH0666748B2 (ja) | 1990-08-27 | 1990-08-27 | 時分割データレジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04105431A JPH04105431A (ja) | 1992-04-07 |
| JPH0666748B2 true JPH0666748B2 (ja) | 1994-08-24 |
Family
ID=16784140
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2222546A Expired - Fee Related JPH0666748B2 (ja) | 1990-08-27 | 1990-08-27 | 時分割データレジスタ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5359145A (ja) |
| JP (1) | JPH0666748B2 (ja) |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5995595A (ja) * | 1982-11-25 | 1984-06-01 | ヤマハ株式会社 | 電子楽器 |
| US4633749A (en) * | 1984-01-12 | 1987-01-06 | Nippon Gakki Seizo Kabushiki Kaisha | Tone signal generation device for an electronic musical instrument |
| EP0199192B1 (en) * | 1985-04-12 | 1995-09-13 | Yamaha Corporation | Tone signal generation device |
| US4754680A (en) * | 1985-09-10 | 1988-07-05 | Casio Computer Co., Ltd. | Overdubbing apparatus for electronic musical instrument |
| JPH0654434B2 (ja) * | 1986-02-14 | 1994-07-20 | ヤマハ株式会社 | 自動リズム演奏装置 |
| US4777857A (en) * | 1987-03-10 | 1988-10-18 | Stewart Benjamin U | MIDI address converter and router |
| US5007323A (en) * | 1987-08-07 | 1991-04-16 | Casio Computer Co., Ltd. | Polyphonic electronic musical instrument |
| US4998960A (en) * | 1988-09-30 | 1991-03-12 | Floyd Rose | Music synthesizer |
| JP2655905B2 (ja) * | 1989-02-22 | 1997-09-24 | 株式会社河合楽器製作所 | 電子楽器のチャンネル割り当て装置 |
| JPH0313994A (ja) * | 1989-06-13 | 1991-01-22 | Yamaha Corp | 電子楽器 |
| JPH03152787A (ja) * | 1989-11-08 | 1991-06-28 | Miotsugu Tsumura | デジタル音楽情報の伝送記憶装置 |
-
1990
- 1990-08-27 JP JP2222546A patent/JPH0666748B2/ja not_active Expired - Fee Related
-
1993
- 1993-05-18 US US08/064,747 patent/US5359145A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04105431A (ja) | 1992-04-07 |
| US5359145A (en) | 1994-10-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |