JPH0669082B2 - 半導体メモリセル - Google Patents
半導体メモリセルInfo
- Publication number
- JPH0669082B2 JPH0669082B2 JP60058905A JP5890585A JPH0669082B2 JP H0669082 B2 JPH0669082 B2 JP H0669082B2 JP 60058905 A JP60058905 A JP 60058905A JP 5890585 A JP5890585 A JP 5890585A JP H0669082 B2 JPH0669082 B2 JP H0669082B2
- Authority
- JP
- Japan
- Prior art keywords
- memory cell
- wiring
- side wiring
- pair
- control electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔概要〕 SRAM（スタティックランダムアクセスメモリ）のメモリ
セルのＶss配線は、従来ｐ型基板内に形成されたn+型活
性層を用いていた。
セルのＶss配線は、従来ｐ型基板内に形成されたn+型活
性層を用いていた。
本発明では、Ｖss配線を半導体基板上の第２層目に形成
し、Ｖcc配線及びメモリセルの負荷素子を第３層目に形
成する。この負荷素子はメモリセルの駆動トランジスタ
の制御電極上にレイアウトされているが、Ｖss配線をコ
ンタクトホールを介して駆動トランジスタのソース領域
に接続する際、Ｖss配線を第２層目に形成しておくと、
Ｖss配線よりあとに形成されるＶcc配線及び負荷素子と
の位置合わせ余裕を考慮する必要はない。
し、Ｖcc配線及びメモリセルの負荷素子を第３層目に形
成する。この負荷素子はメモリセルの駆動トランジスタ
の制御電極上にレイアウトされているが、Ｖss配線をコ
ンタクトホールを介して駆動トランジスタのソース領域
に接続する際、Ｖss配線を第２層目に形成しておくと、
Ｖss配線よりあとに形成されるＶcc配線及び負荷素子と
の位置合わせ余裕を考慮する必要はない。
また、従来のごとくＶss配線を基板内に形成された不純
物活性層を利用している場合、隣り合っているメモリセ
ルの間隔は、 素子間分離領域の幅＋n+活性層の幅＋素子間分離領域の
幅 となり、大きな面積を必要としたが、本発明によればＶ
ss配線を基板上に被着された導電層を用いて行うことに
より、上記の間隔は、 素子分離領域の幅 のみでよく、高集積化を可能とする半導体メモリセルが
得られる。
物活性層を利用している場合、隣り合っているメモリセ
ルの間隔は、 素子間分離領域の幅＋n+活性層の幅＋素子間分離領域の
幅 となり、大きな面積を必要としたが、本発明によればＶ
ss配線を基板上に被着された導電層を用いて行うことに
より、上記の間隔は、 素子分離領域の幅 のみでよく、高集積化を可能とする半導体メモリセルが
得られる。
本発明はSRAMのメモリセルのＶss配線構造に関する。
SRAMはDRAM（ダイナミックランダムアクセスメモリ）よ
り同一チップサイズに対する記憶容量は小さいが、各種
機器に広く使用され、これらのシステムの大規模化にと
もない、DRAM同様年々集積度が増している。
り同一チップサイズに対する記憶容量は小さいが、各種
機器に広く使用され、これらのシステムの大規模化にと
もない、DRAM同様年々集積度が増している。
そのため、高密度化、高集積化のための試みが種々なさ
れている。
れている。
第２図（１），（２）はそれぞれSRAMセルの回路図と、
従来例による平面図である。
従来例による平面図である。
第２図（１）において、Ｖccは電源電位、Ｖssは接地電
位、Q1,Q2,Q3,Q4はトランジスタ、Ｒは負荷抵抗、WLは
ワード線、BLはビット線である。
位、Q1,Q2,Q3,Q4はトランジスタ、Ｒは負荷抵抗、WLは
ワード線、BLはビット線である。
図はSRAMセルの典型的な回路例で４トランジスタ２抵抗
で構成されている。
で構成されている。
第２図（２）において、21はトランジスタのゲートで左
下がりの斜線を施した領域で示され、多結晶珪素（ポリ
Si）よりなる第１の導電層（ポリSi Ａ層）である。
下がりの斜線を施した領域で示され、多結晶珪素（ポリ
Si）よりなる第１の導電層（ポリSi Ａ層）である。
22は負荷抵抗Ｒ、およびＶcc配線層で点線で囲まれた領
域で示され、ポリSiよりなる第２の導電層（ポリSi Ｂ
層）である。
域で示され、ポリSiよりなる第２の導電層（ポリSi Ｂ
層）である。
23はＶss配線層で右下がりの斜線を施した領域で示さ
れ、ｐ型基板内に形成されたn+型活性層である。
れ、ｐ型基板内に形成されたn+型活性層である。
アルミニウム（A1）よりなるビット線BLは鎖線で囲まれ
た領域で示され、コンタクトホール24でn+型活性層23と
接続される。
た領域で示され、コンタクトホール24でn+型活性層23と
接続される。
図示Ａ−Ａ′は本発明の対象とする領域で、メモリセル
と、となりのメモリセルとの間隔を含み、この領域内に
Ｖss配線層を配設している。つぎの第３図にこの領域の
み抽出して示す。
と、となりのメモリセルとの間隔を含み、この領域内に
Ｖss配線層を配設している。つぎの第３図にこの領域の
み抽出して示す。
第３図（１）乃至（３）はそれぞれ従来例によるSRAMセ
ルのＶss配線の平面図、Ａ−Ａ′断面図、Ｂ−Ｂ′断面
図である。
ルのＶss配線の平面図、Ａ−Ａ′断面図、Ｂ−Ｂ′断面
図である。
図において、1Aは素子間分離領域のフィールド酸化膜で
ある。
ある。
第３図の従来例における、メモリセル間の間隔は、 素子間分離領域の幅（ａ） ＋n+型活性層の幅（ｂ） ＋素子間分離領域の幅（ａ）． となる。
すなわち、Ｖss配線を基板内に形成されたn+型活性層を
導電層として用いると、その両側にフィールド酸化膜を
形成するため、セル間の間隔に大きな面積を必要とし
た。
導電層として用いると、その両側にフィールド酸化膜を
形成するため、セル間の間隔に大きな面積を必要とし
た。
上記問題点の解決は、半導体基板に形成され第１の領域
がそれぞれ低電位側配線（Ｖss）に接続され第２の領域
及び制御電極が交差接続された一対の駆動トランジスタ
（Q2,Q3）と、前記駆動トランジスタの該第２の領域と
高電位側配線（Ｖcc）との間にそれぞれ接続された一対
の負荷素子（Ｒ）と、該駆動トランジスタと負荷素子と
の結節点とビット線（BL）との間に接続されたスイッチ
手段（Q1,Q4）で構成されるメモリセルにおいて、前記
制御電極を該半導体基板上に設け、前記低電位側配線を
前記制御電極を覆う第１の絶縁膜上に設け該第１の絶縁
膜に設けられた第１のコンタクトホールを介して前記一
対の駆動トランジスタの第１の領域に接続し、前記高電
位側配線及び一対の負荷素子を前記低電位側配線を覆う
第２の絶縁膜上に設け、且つ前記一対の負荷素子のそれ
ぞれを該第１及び第２の絶縁膜に設けられた第２のコン
タクトホールを介して前記一対の駆動トランジスタの制
御電極及び前記駆動トランジスタの第２の領域に接続
し、さらに、前記低電位側配線及び高電位側配線をメモ
リセルの第１の方向に沿って両者が重なりあうように延
在させ、前記負荷素子を前記制御電極と重なるように配
置し、且つ該制御電極の幅方向及び該負荷素子の長さ方
向を、該第１の方向と直交する第２の方向に沿って延在
させ、前記低電位側配線と前記駆動トランジスタの第１
の領域を接続する導電路の方向を、前記第２の方向に平
行にすることによって解決される。
がそれぞれ低電位側配線（Ｖss）に接続され第２の領域
及び制御電極が交差接続された一対の駆動トランジスタ
（Q2,Q3）と、前記駆動トランジスタの該第２の領域と
高電位側配線（Ｖcc）との間にそれぞれ接続された一対
の負荷素子（Ｒ）と、該駆動トランジスタと負荷素子と
の結節点とビット線（BL）との間に接続されたスイッチ
手段（Q1,Q4）で構成されるメモリセルにおいて、前記
制御電極を該半導体基板上に設け、前記低電位側配線を
前記制御電極を覆う第１の絶縁膜上に設け該第１の絶縁
膜に設けられた第１のコンタクトホールを介して前記一
対の駆動トランジスタの第１の領域に接続し、前記高電
位側配線及び一対の負荷素子を前記低電位側配線を覆う
第２の絶縁膜上に設け、且つ前記一対の負荷素子のそれ
ぞれを該第１及び第２の絶縁膜に設けられた第２のコン
タクトホールを介して前記一対の駆動トランジスタの制
御電極及び前記駆動トランジスタの第２の領域に接続
し、さらに、前記低電位側配線及び高電位側配線をメモ
リセルの第１の方向に沿って両者が重なりあうように延
在させ、前記負荷素子を前記制御電極と重なるように配
置し、且つ該制御電極の幅方向及び該負荷素子の長さ方
向を、該第１の方向と直交する第２の方向に沿って延在
させ、前記低電位側配線と前記駆動トランジスタの第１
の領域を接続する導電路の方向を、前記第２の方向に平
行にすることによって解決される。
本発明はＶss配線として基板内に形成されたn+型活性層
を利用する代わりに、第３の配線層を採用している。特
にこのＶss配線を半導体基板上の第２層目に形成し、Ｖ
cc配線及びメモリセルの負荷素子を第３層目に形成す
る。この負荷素子はメモリセルの駆動トランジスタの制
御電極上にレイアウトされているが、Ｖss配線をコンタ
クトホールを介して駆動トランジスタのソース領域に接
続する際、Ｖss配線を第２層目に形成しておくと、Ｖss
配線よりあとに形成されるＶcc配線及び負荷素子との位
置合わせ余裕を考慮する必要がない。
を利用する代わりに、第３の配線層を採用している。特
にこのＶss配線を半導体基板上の第２層目に形成し、Ｖ
cc配線及びメモリセルの負荷素子を第３層目に形成す
る。この負荷素子はメモリセルの駆動トランジスタの制
御電極上にレイアウトされているが、Ｖss配線をコンタ
クトホールを介して駆動トランジスタのソース領域に接
続する際、Ｖss配線を第２層目に形成しておくと、Ｖss
配線よりあとに形成されるＶcc配線及び負荷素子との位
置合わせ余裕を考慮する必要がない。
また、本発明によればＶss配線を基板上に被着された導
電層を用いて行うことにより、ただ１つのフィールド酸
化膜を隔てるのみで、セル間の分離ができ、集積度を向
上させることができる。
電層を用いて行うことにより、ただ１つのフィールド酸
化膜を隔てるのみで、セル間の分離ができ、集積度を向
上させることができる。
第１図は本発明によるSRAMセルのＶss配線の平面図と、
Ｃ−Ｃ′断面図ある。
Ｃ−Ｃ′断面図ある。
図において、１は半導体基板でｐ型珪素（Si）基板、
１′は層間絶縁層で二酸化珪素（SiO2）層である。
１′は層間絶縁層で二酸化珪素（SiO2）層である。
２はＶss配線層でポリSiよりなる第３の導電層（ポリSi
Ｃ層）で、コンタクトホール３においてn+型活性層23
と接続される。
Ｃ層）で、コンタクトホール３においてn+型活性層23
と接続される。
例示のSRAMセルにおいては、回路パターンのレイアウト
上、第３の導電層（ポリSi Ｃ層）は第２層目に被着す
ると好都合である。
上、第３の導電層（ポリSi Ｃ層）は第２層目に被着す
ると好都合である。
この場合のメモリセル間の間隔は、 素子分離領域の幅（ａ） だけとなる。
以上詳細に説明したように本発明によれば、Ｖss配線を
基板内に形成されたn+型活性層を導電層として用いる代
わりに、第３の導電層を用いることにより、ただ１つの
フィールド酸化膜でセル間の分離を行うことができ、高
集積化が可能となる。
基板内に形成されたn+型活性層を導電層として用いる代
わりに、第３の導電層を用いることにより、ただ１つの
フィールド酸化膜でセル間の分離を行うことができ、高
集積化が可能となる。
第１図は本発明によるSRAMセルのＶss配線の平面図と、
Ｃ−Ｃ′断面図、 第２図（１），（２）はそれぞれSRAMセルの回路図と、
従来例による平面図、 第３図（１）乃至（３）はそれぞれ従来例によるSRAMセ
ルのＶss配線の平面図、Ａ−Ａ′断面図、Ｂ−Ｂ′断面
図である。 図において、 １は半導体基板でｐ型珪素（Si）基板、 1Aは素子間分離領域でフィールド酸化膜、 １′は層間絶縁層でSiO2層、 ２は第３の導電層でポリSiよりなＶss配線層（ポリSi
Ｃ層）、 ３はコンタクトホール、 21は第１の導電層でポリSiよりなるゲート（ポリSi Ａ
層）、 22は第２の導電層でポリSiよりなる負荷抵抗Ｒ、および
Ｖcc配線層（ポリSi Ｂ層）、 23はn+型活性層でＶss配線層、 24はコンタクトホール、 Ｖccは電源電位、 Ｖssは接地電位、 Q1,Q2,Q3,Q4はトランジスタ、 Ｒは負荷抵抗、 WLはワード線、 BLはビット線である。 ａは素子間分離領域の幅、 ｂはn+型活性層の幅 である。
Ｃ−Ｃ′断面図、 第２図（１），（２）はそれぞれSRAMセルの回路図と、
従来例による平面図、 第３図（１）乃至（３）はそれぞれ従来例によるSRAMセ
ルのＶss配線の平面図、Ａ−Ａ′断面図、Ｂ−Ｂ′断面
図である。 図において、 １は半導体基板でｐ型珪素（Si）基板、 1Aは素子間分離領域でフィールド酸化膜、 １′は層間絶縁層でSiO2層、 ２は第３の導電層でポリSiよりなＶss配線層（ポリSi
Ｃ層）、 ３はコンタクトホール、 21は第１の導電層でポリSiよりなるゲート（ポリSi Ａ
層）、 22は第２の導電層でポリSiよりなる負荷抵抗Ｒ、および
Ｖcc配線層（ポリSi Ｂ層）、 23はn+型活性層でＶss配線層、 24はコンタクトホール、 Ｖccは電源電位、 Ｖssは接地電位、 Q1,Q2,Q3,Q4はトランジスタ、 Ｒは負荷抵抗、 WLはワード線、 BLはビット線である。 ａは素子間分離領域の幅、 ｂはn+型活性層の幅 である。
Claims (2)
- 【請求項１】半導体基板に形成され第１の領域がそれぞ
れ低電位側配線（Ｖss）に接続され第２の領域及び制御
電極が交差接続された一対の駆動トランジスタ（Q2,
Q3）と、前記駆動トランジスタの該第２の領域と高電位
側配線（Ｖcc）との間にそれぞれ接続された一対の負荷
素子（Ｒ）と、該駆動トランジスタと負荷素子との結節
点とビット線（BL）との間に接続されたスイッチ手段
（Q1,Q4）で構成されるメモリセルにおいて、 前記制御電極は該半導体基板上に設けられ、 前記低電位側配線は、前記制御電極を覆う第１の絶縁膜
上に設けられ、該第１の絶縁膜に設けられた第１のコン
タクトホールを介して前記一対の駆動トランジスタの第
１の領域に接続され、 前記高電位側配線及び一対の負荷素子は、前記低電位側
配線を覆う第２の絶縁膜上に設けられ、且つ前記一対の
負荷素子のそれぞれは該第１及び第２の絶縁膜に設けら
れた第２のコンタクトホールを介して前記一対の駆動ト
ランジスタの制御電極及び前記駆動トランジスタの第２
の領域に接続され、 さらに、前記低電位側配線及び高電位側配線はメモリセ
ルの第１の方向に沿って両者が重なりあうように延在
し、 前記負荷素子は前記制御電極と重なるように配置され、
且つ該制御電極の幅方向及び該負荷素子の長さ方向は、
該第１の方向と直交する第２の方向に沿って延在し、 前記低電位側配線と前記駆動トランジスタの第１の領域
を接続する導電路の方向は、前記第２の方向に平行であ
る ことを特徴とする半導体メモリセル。 - 【請求項２】隣接するメモリセルの前記駆動トランジス
タ同士は、半導体基板内にフィールド酸化膜を介して隣
接して配置され、前記低電位側配線は、隣接するメモリ
セルにそれぞれ属する該駆動トランジスタに挟まれてい
る該フィールド酸化膜上に設けられていることを特徴と
する特許請求の範囲第１項記載の半導体メモリセル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60058905A JPH0669082B2 (ja) | 1985-03-22 | 1985-03-22 | 半導体メモリセル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60058905A JPH0669082B2 (ja) | 1985-03-22 | 1985-03-22 | 半導体メモリセル |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61216461A JPS61216461A (ja) | 1986-09-26 |
| JPH0669082B2 true JPH0669082B2 (ja) | 1994-08-31 |
Family
ID=13097820
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60058905A Expired - Lifetime JPH0669082B2 (ja) | 1985-03-22 | 1985-03-22 | 半導体メモリセル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0669082B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5651853A (en) * | 1979-10-04 | 1981-05-09 | Toshiba Corp | Semiconductor device |
| JPS58165375A (ja) * | 1982-03-03 | 1983-09-30 | Fujitsu Ltd | 半導体記憶装置 |
| JPS604253A (ja) * | 1983-06-23 | 1985-01-10 | Nec Corp | 半導体集積回路メモリ |
-
1985
- 1985-03-22 JP JP60058905A patent/JPH0669082B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61216461A (ja) | 1986-09-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |