JPS6114747A - メモリ - Google Patents
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- JPS6114747A JPS6114747A JP60079459A JP7945985A JPS6114747A JP S6114747 A JPS6114747 A JP S6114747A JP 60079459 A JP60079459 A JP 60079459A JP 7945985 A JP7945985 A JP 7945985A JP S6114747 A JPS6114747 A JP S6114747A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
〔産業上の利用分野〕
本発明は半導体集積回路、さらに具体的にはセル密度が
高いワン・デバイス・メモリ・セルの配列体に関する。 〔開示の概要〕 拡散領域を含む半導体基板、第１、第２、第３及び第４
の配憶キャパシタ、該第１、第２、第３及び第４の記憶
キャパシタを人々−ト記拡散領域に結合する第１、第２
、第３及び第４のスイッチ装置、該拡散領域に接続さｎ
た共通の導体並びにスイッチ装置を選択的に付勢する装
置を含むメモリが与えらｎ、る。本発明のより具体的な
態様では、各々４つの記憶キャパシタを含む複数個の群
があり、こｎ等のキャパシタの各々ハ遺釈的にＩＩ：
；ｒｆ＋の導体に結合さ肛る様に配列さ扛ている。本発
明の他の態様では、複数の群の記憶キャパシタは甲−行
な行中に配列さｆｌ−ていて、共通導体はメモリ・コン
デンサの行の方向に斜め（てなっている。 〔従来技術〕 例工ば単一のトランジヌタ・セルよりＩ］ｙる配列体も
しくはメモリを含む半導体集積回路が高いセル密度で製
造さむている。 米国特許第４０１２７５７号は１ビット当りワン・デバ
イスのメモリを開示しているが、このメモリではメモリ
・デバイスは対をなし、ゲート部材及び容量性板を共有
している。 米国特許第４ ］ ２５８５４号はスタティック・ラン
ダム・アクセス・メモリ配列体を開示しているが、この
メモリは共通のドレイン供給ノードが４つの相互に隣接
するセルの群の中央に位置付けらｎている。 米国特許第４２８７５８１号は４つのセルによって一つ
の接点が共有さｎる高密度の読取専用メモリ（Ｒ，ＯＭ
）を開示している。 米国特許第４３７６９８３号は高密度にするために、３
つのレベルの多結晶ケイ素層を使用し、線がジクザクに
配線さ扛ているワン・デバイス・ダイナミック・メモリ
・セルを開示している。 〔発明が解決しようとする問題点〕 本発明の目的はワン・デバイス型のダイナミックメモリ
・セルの高密度配列体を与える事にある。 本発明のメモリ・セル配列体はセルの配置が改良さ扛、
ビット線の長さが減少さｎた事によって、記憶キャパシ
タとビット線容量間の転送比が高い。 〔問題点を解決するための手段〕 拡散領域を含む半導体基板、第１、第２、第３及び第４
の記憶キャパシタ、該第１、第２、第３及び第４の記憶
キャパシタを夫々上記拡散領域に結合する第１、第２、
第３及び第４のスイッチ装置、該拡散領域に接続された
共通の導体並びにスイッチ装置を選択的に付勢する装置
を含むメモリが与えらｎる。本発明のより具体的な態様
では、各々４つの記憶キャパシタを含む複数個の群があ
り、こ扛等のキャパシタの各々は選択的に共通の導体に
結合さｆる様に配列さ扛ている。本発明の他の態様では
、複数の群の記憶キャパシタは平行な行中に配列さｎて
いて、共通導体はメモリ・コンデンサの行の方向に斜め
になっている。 〔実施例〕 第１図は本発明のワン・デバイス・ダイナミック・メモ
リ・セル配列体の平面図、第２図は第１図の線２−２を
通して見た第１図の配列体の断面図を示している。第１
図及び第２図を参照するに、好ましくはケイ素で形成さ
れた半導体基板２６上に形成さ扛たワン・デバイス・ダ
イナミック・メモリ・セル１０．１２．１４．１６．１
Ｂ、２０．２２及び２４の複数の群の少なく共一部が示
されている。基板２６とメモリ・セル群１０，１２．１
４．１６．１８．２０，２２及び２４の間には一般に知
ら扛た方法で形成さ扛た厚い酸化物もしくは２酸化ケイ
素層２８が存在する。群１０の如きセル群の各々は共通
のＮ＋拡散領域Ｄ、記憶キャパシタＣ１、Ｃ２、Ｃ３及
びＣ４、共通の拡散領域りに記憶キャパシタを結合する
様に配列さ扛た電界効果トランジスタである事が好まし
いスイッチング装置’ｒｌ、Ｔ２、Ｉ゛３及びＴ４を含
む。 ２酸化ケイ素で形成さｎる事が好ましい薄い絶縁層３０
が第２図により明らかに示さ扛た様に厚い酸化物層２８
に隣接して基板２６上に成長さｎ２る。 記憶キャパシタの各々はＮ＋拡散領域も
高いワン・デバイス・メモリ・セルの配列体に関する。 〔開示の概要〕 拡散領域を含む半導体基板、第１、第２、第３及び第４
の配憶キャパシタ、該第１、第２、第３及び第４の記憶
キャパシタを人々−ト記拡散領域に結合する第１、第２
、第３及び第４のスイッチ装置、該拡散領域に接続さｎ
た共通の導体並びにスイッチ装置を選択的に付勢する装
置を含むメモリが与えらｎ、る。本発明のより具体的な
態様では、各々４つの記憶キャパシタを含む複数個の群
があり、こｎ等のキャパシタの各々ハ遺釈的にＩＩ：
；ｒｆ＋の導体に結合さ肛る様に配列さ扛ている。本発
明の他の態様では、複数の群の記憶キャパシタは甲−行
な行中に配列さｆｌ−ていて、共通導体はメモリ・コン
デンサの行の方向に斜め（てなっている。 〔従来技術〕 例工ば単一のトランジヌタ・セルよりＩ］ｙる配列体も
しくはメモリを含む半導体集積回路が高いセル密度で製
造さむている。 米国特許第４０１２７５７号は１ビット当りワン・デバ
イスのメモリを開示しているが、このメモリではメモリ
・デバイスは対をなし、ゲート部材及び容量性板を共有
している。 米国特許第４ ］ ２５８５４号はスタティック・ラン
ダム・アクセス・メモリ配列体を開示しているが、この
メモリは共通のドレイン供給ノードが４つの相互に隣接
するセルの群の中央に位置付けらｎている。 米国特許第４２８７５８１号は４つのセルによって一つ
の接点が共有さｎる高密度の読取専用メモリ（Ｒ，ＯＭ
）を開示している。 米国特許第４３７６９８３号は高密度にするために、３
つのレベルの多結晶ケイ素層を使用し、線がジクザクに
配線さ扛ているワン・デバイス・ダイナミック・メモリ
・セルを開示している。 〔発明が解決しようとする問題点〕 本発明の目的はワン・デバイス型のダイナミックメモリ
・セルの高密度配列体を与える事にある。 本発明のメモリ・セル配列体はセルの配置が改良さ扛、
ビット線の長さが減少さｎた事によって、記憶キャパシ
タとビット線容量間の転送比が高い。 〔問題点を解決するための手段〕 拡散領域を含む半導体基板、第１、第２、第３及び第４
の記憶キャパシタ、該第１、第２、第３及び第４の記憶
キャパシタを夫々上記拡散領域に結合する第１、第２、
第３及び第４のスイッチ装置、該拡散領域に接続された
共通の導体並びにスイッチ装置を選択的に付勢する装置
を含むメモリが与えらｎる。本発明のより具体的な態様
では、各々４つの記憶キャパシタを含む複数個の群があ
り、こ扛等のキャパシタの各々は選択的に共通の導体に
結合さｆる様に配列さ扛ている。本発明の他の態様では
、複数の群の記憶キャパシタは平行な行中に配列さｎて
いて、共通導体はメモリ・コンデンサの行の方向に斜め
になっている。 〔実施例〕 第１図は本発明のワン・デバイス・ダイナミック・メモ
リ・セル配列体の平面図、第２図は第１図の線２−２を
通して見た第１図の配列体の断面図を示している。第１
図及び第２図を参照するに、好ましくはケイ素で形成さ
れた半導体基板２６上に形成さ扛たワン・デバイス・ダ
イナミック・メモリ・セル１０．１２．１４．１６．１
Ｂ、２０．２２及び２４の複数の群の少なく共一部が示
されている。基板２６とメモリ・セル群１０，１２．１
４．１６．１８．２０，２２及び２４の間には一般に知
ら扛た方法で形成さ扛た厚い酸化物もしくは２酸化ケイ
素層２８が存在する。群１０の如きセル群の各々は共通
のＮ＋拡散領域Ｄ、記憶キャパシタＣ１、Ｃ２、Ｃ３及
びＣ４、共通の拡散領域りに記憶キャパシタを結合する
様に配列さ扛た電界効果トランジスタである事が好まし
いスイッチング装置’ｒｌ、Ｔ２、Ｉ゛３及びＴ４を含
む。 ２酸化ケイ素で形成さｎる事が好ましい薄い絶縁層３０
が第２図により明らかに示さ扛た様に厚い酸化物層２８
に隣接して基板２６上に成長さｎ２る。 記憶キャパシタの各々はＮ＋拡散領域も
【７くけＮ型反
転領域３２及び多結晶ケイ素の第１の層３３で形成さｎ
た板を含み、こｎ等の間には２酸化ケイ素の薄い絶縁層
３０が介在している。多結晶ケイ素の第２及び第３の層
が使用さ扛て、スイッチング装置のためのゲート電極が
与えら扛る。２つの多結晶ケイ素層３４の一つは装置Ｔ
２及びＴ４のゲート電極に使用さｎ、第１図及び第２図
には示さｊ、ていない他の２つの多結晶層が群】０の装
置ＴＩ及びＴ３のためのゲート電極を形成するのに使用
される。２酸化ケイ素の如き、適切な絶縁層３６が多結
晶ケイ素層３３を多結晶ケイ素層３４から絶縁する様に
成長さｎ、る。絶縁層３６は又スイッチング装置Ｔ２及
びＴ４のゲート絶縁体を形成するのにも使用さｎる。２
酸物ケイ素の如き他の適切な絶縁層３８が成長さｎて多
結晶ケイ素層３４を２つのゲート電極の多結晶層の他方
から絶縁している。銅を添加したアルミニウムから形成
さ扛る事が好ましいビット／感知線ＢＬＯ１ＢＬ １及
びＢＬが多結晶ケイ素層上に付着さｆｌ、 ２酸化ケ
イ素の層３８によって多結晶ケイ素層から絶縁さ扛てい
る。ビット／感知線ＢＬＯ１ＢＬＩ及びＢ Ｌ ２ Ｆ
ｉ２酸化ケイ素層３８中の開孔４ｏを通って共通の拡散
領域りと接触している。 第３図には、第１図及び第２図に示されたワン・デバイ
ス・メモリ・セルの群１０の概略図が示さ扛ている。図
示さ扛ている様に、群１０は記憶キャパシタＣＩ、スイ
ッチング装置Ｔ１及び共通の拡散領域りを有する第１の
メモリ・セル、記憶キャパシタＣ２，スイッチング装置
Ｔ２及び共通拡散領域りを有する第２のメモリ・セル、
記憶キャパシタＣ３，スイッチング装置Ｔ３及び共通の
拡散領域ＤＩ有する第３のメモリ・セル並びに記憶キャ
パシタＣ４、スイッチング装置Ｔ４及び共通の拡散領域
ｒ）ヲ有する第４のメモリ・セルを含む。 多結晶ケイ素層３４で形成さｆたゲート電極を有するス
イッチング装置Ｔ２は語線Ｗｉ、６に接続さ扛、同じく
多結晶ケイ素層３４によって形成さｎたゲート電極を有
するスイッチング装置ＴＪｆｄ語線Ｗ Ｌ ８ Ｋ接続
さ扛ている。スイッチング装置１ｆＴ１及びＴ３のゲー
ト電極は夫々語線ＷＬ５及びＷＢ２に接続さｎている。 第１、第２及び第３図に示さ扛た配列体の動作を説明す
ると、例えば群１０の語線ＷＬ５、ＷＢ６、ＷＢ２もし
くはＷＢ８に適切な語パルスを選択的に印加すると、外
部データ源からビット／感知線Ｂ Ｌ １に印加さ扛る
データが群１０の記憶キャパシタＣ１、Ｃ２、Ｃ３もし
くはＣ４の任意の一つに記憶さｎる。又、適切な感知増
幅器をビット／感知線Ｂ Ｌ １に結合し、スイッチン
グ装ｒｆＴ１、Ｔ２、Ｔ３もしくはＴ４の所望の一つを
オンに転する事によって、記憶キャパシタＣ１，Ｃ’２
、Ｃ３及びＣ４の任意の一つに記憶さｎているデータが
容易に検出来る。 第１図により明らかに示さｎ、ている様にビット／感知
線を配列する事によって、ビット／感知森の長さは良く
知らｎているワン・デバイス・メモリ・セル配列体中の
ものよりも短かく、記憶キャパシタ及びビット／感知線
容量（キャパシタンス）間の転送比が高くなる。本発明
の長所をより良く理解するために、石版印刷上の限界を
Ｌとすると、すべての形状及び空間は長さしに設定さ扛
る。例えば各メモリ・セル、又各スイッチング装置、各
Ｎ十拡散領域りの面積はＬ である。従って上山の米国
特許第４３７６９８３号に開示さｎた通常のワン・デバ
イス・メモリ・セルは６個の石版印刷の正方形領域即ち
６Ｌ の面積、即ち記憶キャパシタに１つ、スイッチン
グ装置に１つ、２つのセルの間で共有さｎる拡散領域Ｅ
ｌ／２、そして絶縁領域に３１／２の正方形領域を必要
とする。 しかしながら、本発明の配列では拡散領域りが４つのセ
ルによって共有さｎるので、わずか５つの石版印刷正方
形領域を占有するだけである事は明らかであろう。この
配置の重要な点は、複数の、好ましくは４つのスイッチ
ング装置を各拡散領域り即ちビット／感知線接触領域の
まわりに配置し、セルの配列体が基板もしくけチップ上
の表面積を無駄に１７ないで組立てらｎる稟、即ちセル
の形状がタイル張り状に無駄がなく、配憶キャパシタを
拡散領域に結合出来る点にある。４つのスイッチング装
置を各接触領域のまわりに配置する事によって、すべて
のセルは３つのレベルもしくＶｉ３つの層の多結晶ケイ
素を使用する事によって形成さ１、る。第１図に示さｎ
、た側部の長さの等しい十字状の配列体は全平面を敷つ
める事が出来る事は明らかである。 通常のセル配置と比較して、本発明のセルの配置はキャ
パシタの寸法を一定と］７て、配列体の密度を増大させ
るだけでなく、ビット／感知線の拡散接触領域が減少し
ている事によりセル当りのビット／感知線のキャパシタ
ンスを著しく減少する。 ビット／感知線のキャパシタンスが減少するのけ接触点
間のビット／感知線の長さが短かくなった事による。接
触点間の間隔はＶ「７コΣ「百丁ｐ即ち約４５Ｌに等し
い事が明らかであろう。各接触領域は４個のセルによっ
て共有さｎているので、セル当りのビット線の実効長は
約１１１．になる。 この値はピッ） ｔｉｌｌちセル当り３ Ｌの通常の設
計よりもはるかに短かい。この配列によって配列体中の
ビット／感知線当りのセルの数が増大し、もしくはキャ
パシタの寸法が減少し、同じ信号レベルが保持さ才する
。例えば、ビット／感知線上のセルの数が２倍に増大し
た場合、感知増幅器及び列解読器の数が５０％減少し、
こむ、によって周辺の回路のための面積が約３０％節約
さ扛る。この節約は配列体の密度を２０％増大するのに
加えて、約２５％チップの面積を減少する。ビット／感
知線の金属配線を変更して、この配線がその長さ方向で
１つ置きの接触点をバイパスする様にす扛ば、このセル
の設泪は、いわゆる折な＼みビット線配列体もしくは多
重感知増幅器技法も適用出来る。 上述の如く、又第１図に示さｎた如く、４つのセルが共
通の拡散領域Ｉ）を共有するので、通常のワン・デバイ
ス・ランダム・アクセス・メモリ動作を行わせるために
は、ビット／感知線拡散もしくは接触領域ｌ）の捷わり
に４つの一意的な語線が必要とさｎる。こｎ等の４つの
語線の２つは、多結晶ケイ素層３４から形成さｎ、（こ
の場合配憤ノードは第１の多結晶ケイ素層３３の所につ
くらｎる）他の２つの語線は第３のレベル、即ち多結晶
層から形成さｎる。 Ｎ＋拡散領域りの１わりの語線の配列については、第４
図、第５図及び第６図を参照さＢ２ない。 こ扛等の図は各々第１図と同じ本発明の配列体の一部を
示し、類似の素子に同じ参１招文字で示さｎている。 第４図に示さ扛ている様に、多結晶層３４からジグザグ
状に形成さｎ１通常のＭｉ線駆動装置・１２に接続さ扛
た語線Ｗ１．２は群】２及び２４の切替装置Ｔ２のゲー
ト電極を形成している。、語線Ｗ＋、４は群１２及び２
．１のスイッチング装置Ｔ４のためのグーｌ−電極を形
１戊［２ている。又、１悟紳ＷＩ、６及びＷｌ８は夫々
群１０及び２２のスイッチング装置′■゛２及び′１゛
４のゲート電極を形ｂ′ｖシている。 第５図に示した様に、多結晶ケイ素層４４から略直線状
に形成さ扛、語線駆動装＠４２に接続さ扛た語線ＷＬ１
はタブ即ち突出セグメントを使用して、群１２及び２４
のスイッチング装置Ｔ１のためのゲート電極を形成し、
語、線ＷＩ、３は群１２及び２４のためのスイッチング
装置Ｔ３のゲート電極を形成する。同様に、語線ＷＬ５
及びＷｌ７は群］０及び２２の夫々スイッチング装置Ｔ
Ｉ及びＴ ３のためのゲート電極を形成する。勿論、多
結晶ケイ素＠４４から形成さｎた語線ＷＬＩ、Ｗｌ３、
Ｗｌ５及びＷｌ、７並びに多結晶ケイ素層３４から形成
さ扛た語線ＷＬ２、Ｗｌ４、Ｗｌ６及びＷｌ８は半導体
基板２６上で互に重畳しているが、図を明瞭にするため
に、語線ＷＬ２、ＷＴ、４、ＷＩ、６及びＷ１４８は第
５図では省略さお、ている。第４図及び第５図で、群１
０及び１２と接触するビット／感知線Ｂ Ｌ １、並び
に群２２及び２４と接触するビット／感知線ＨＬ ２は
通常のビット線駆動兼感知増幅器４６に接続さ扛、語線
の方向に略垂直に配置１１さ扛ている。 任意の所与の基本的な配置において好ましい他の可能な
配列が存在する。例えば第５図の語線Ｗ■、１、Ｗｌ３
、Ｗ Ｔ、５及びＷｌ、１１第６図に示さ扛り語線Ｗ
Ｔ、１、）〜ｒＬ３、Ｗ ’Ｌ ５ 及びｗｌ、７の配
列によって置換える事が出来る。甲、６１ツ１で語線は
大寸かに云って配列体を７・ｌ角線ツノ向に横切り、垂
直な金属条片４８及び５０がこｆｌ等の語線の適切なセ
グメントを相Ｅｆ接続するのに使用さ１ている。 第６図で、語線Ｗ１Ｎは群１２のスイッチング装置Ｔ１
に使用さｎるたけでなく、金属条片４８を介１７て、群
２２のスイッチング装置Ｔ３に使用さｎ、る。又、第６
図の語線ＷＩ、３は群１２のスイッチング装＃Ｔ３及び
群２４のスイッチング装置Ｔ１並びに条片５０を介［７
て図示さＶていない他のスイッチング装置に使用さ扛る
。語線ＷＬ５は群１０のスイッチング装置１゛１及び群
２４のスイッチング装置′ｌ゛３に使用さ扛、語線Ｗ’
Ｌ７は群１０のスイッチング装置ＦＴ Ｔ ３及び群２
２のスイッチング装置Ｔ１に使用さｎ、る。第６図のビ
ット／感知１ＢＬ１及びＢ１．２に第５図と同じ様に配
列さ１゜ている。 図面には各語線にはわずか２．３のセルが関連するもの
として示さｎているが、もし望捷扛るならば、数１００
のセルが各語線に関連出来る事、語線の数も少なく其奴
１００本に増大出来る事を理解さむまたい。さらに図示
の実施例ではＰ型基板が使用さ扛ているが、Ｎ型基板を
使用し、一般に知らｎ、た様にＮ及びＰ領域の導電型を
交換させる事も可能である。 〔発明の効果〕 本発明に従い、極めて小さな記憶キャパシタを使用し、
セル間に必要とさｎ、る厚い絶縁部を除き、配列体の略
全領域がセルの構成に使用さｎる稠密なワン・デバイス
・メモリ・セル配列体が与えら扛る。
転領域３２及び多結晶ケイ素の第１の層３３で形成さｎ
た板を含み、こｎ等の間には２酸化ケイ素の薄い絶縁層
３０が介在している。多結晶ケイ素の第２及び第３の層
が使用さ扛て、スイッチング装置のためのゲート電極が
与えら扛る。２つの多結晶ケイ素層３４の一つは装置Ｔ
２及びＴ４のゲート電極に使用さｎ、第１図及び第２図
には示さｊ、ていない他の２つの多結晶層が群】０の装
置ＴＩ及びＴ３のためのゲート電極を形成するのに使用
される。２酸化ケイ素の如き、適切な絶縁層３６が多結
晶ケイ素層３３を多結晶ケイ素層３４から絶縁する様に
成長さｎ、る。絶縁層３６は又スイッチング装置Ｔ２及
びＴ４のゲート絶縁体を形成するのにも使用さｎる。２
酸物ケイ素の如き他の適切な絶縁層３８が成長さｎて多
結晶ケイ素層３４を２つのゲート電極の多結晶層の他方
から絶縁している。銅を添加したアルミニウムから形成
さ扛る事が好ましいビット／感知線ＢＬＯ１ＢＬ １及
びＢＬが多結晶ケイ素層上に付着さｆｌ、 ２酸化ケ
イ素の層３８によって多結晶ケイ素層から絶縁さ扛てい
る。ビット／感知線ＢＬＯ１ＢＬＩ及びＢ Ｌ ２ Ｆ
ｉ２酸化ケイ素層３８中の開孔４ｏを通って共通の拡散
領域りと接触している。 第３図には、第１図及び第２図に示されたワン・デバイ
ス・メモリ・セルの群１０の概略図が示さ扛ている。図
示さ扛ている様に、群１０は記憶キャパシタＣＩ、スイ
ッチング装置Ｔ１及び共通の拡散領域りを有する第１の
メモリ・セル、記憶キャパシタＣ２，スイッチング装置
Ｔ２及び共通拡散領域りを有する第２のメモリ・セル、
記憶キャパシタＣ３，スイッチング装置Ｔ３及び共通の
拡散領域ＤＩ有する第３のメモリ・セル並びに記憶キャ
パシタＣ４、スイッチング装置Ｔ４及び共通の拡散領域
ｒ）ヲ有する第４のメモリ・セルを含む。 多結晶ケイ素層３４で形成さｆたゲート電極を有するス
イッチング装置Ｔ２は語線Ｗｉ、６に接続さ扛、同じく
多結晶ケイ素層３４によって形成さｎたゲート電極を有
するスイッチング装置ＴＪｆｄ語線Ｗ Ｌ ８ Ｋ接続
さ扛ている。スイッチング装置１ｆＴ１及びＴ３のゲー
ト電極は夫々語線ＷＬ５及びＷＢ２に接続さｎている。 第１、第２及び第３図に示さ扛た配列体の動作を説明す
ると、例えば群１０の語線ＷＬ５、ＷＢ６、ＷＢ２もし
くはＷＢ８に適切な語パルスを選択的に印加すると、外
部データ源からビット／感知線Ｂ Ｌ １に印加さ扛る
データが群１０の記憶キャパシタＣ１、Ｃ２、Ｃ３もし
くはＣ４の任意の一つに記憶さｎる。又、適切な感知増
幅器をビット／感知線Ｂ Ｌ １に結合し、スイッチン
グ装ｒｆＴ１、Ｔ２、Ｔ３もしくはＴ４の所望の一つを
オンに転する事によって、記憶キャパシタＣ１，Ｃ’２
、Ｃ３及びＣ４の任意の一つに記憶さｎているデータが
容易に検出来る。 第１図により明らかに示さｎ、ている様にビット／感知
線を配列する事によって、ビット／感知森の長さは良く
知らｎているワン・デバイス・メモリ・セル配列体中の
ものよりも短かく、記憶キャパシタ及びビット／感知線
容量（キャパシタンス）間の転送比が高くなる。本発明
の長所をより良く理解するために、石版印刷上の限界を
Ｌとすると、すべての形状及び空間は長さしに設定さ扛
る。例えば各メモリ・セル、又各スイッチング装置、各
Ｎ十拡散領域りの面積はＬ である。従って上山の米国
特許第４３７６９８３号に開示さｎた通常のワン・デバ
イス・メモリ・セルは６個の石版印刷の正方形領域即ち
６Ｌ の面積、即ち記憶キャパシタに１つ、スイッチン
グ装置に１つ、２つのセルの間で共有さｎる拡散領域Ｅ
ｌ／２、そして絶縁領域に３１／２の正方形領域を必要
とする。 しかしながら、本発明の配列では拡散領域りが４つのセ
ルによって共有さｎるので、わずか５つの石版印刷正方
形領域を占有するだけである事は明らかであろう。この
配置の重要な点は、複数の、好ましくは４つのスイッチ
ング装置を各拡散領域り即ちビット／感知線接触領域の
まわりに配置し、セルの配列体が基板もしくけチップ上
の表面積を無駄に１７ないで組立てらｎる稟、即ちセル
の形状がタイル張り状に無駄がなく、配憶キャパシタを
拡散領域に結合出来る点にある。４つのスイッチング装
置を各接触領域のまわりに配置する事によって、すべて
のセルは３つのレベルもしくＶｉ３つの層の多結晶ケイ
素を使用する事によって形成さ１、る。第１図に示さｎ
、た側部の長さの等しい十字状の配列体は全平面を敷つ
める事が出来る事は明らかである。 通常のセル配置と比較して、本発明のセルの配置はキャ
パシタの寸法を一定と］７て、配列体の密度を増大させ
るだけでなく、ビット／感知線の拡散接触領域が減少し
ている事によりセル当りのビット／感知線のキャパシタ
ンスを著しく減少する。 ビット／感知線のキャパシタンスが減少するのけ接触点
間のビット／感知線の長さが短かくなった事による。接
触点間の間隔はＶ「７コΣ「百丁ｐ即ち約４５Ｌに等し
い事が明らかであろう。各接触領域は４個のセルによっ
て共有さｎているので、セル当りのビット線の実効長は
約１１１．になる。 この値はピッ） ｔｉｌｌちセル当り３ Ｌの通常の設
計よりもはるかに短かい。この配列によって配列体中の
ビット／感知線当りのセルの数が増大し、もしくはキャ
パシタの寸法が減少し、同じ信号レベルが保持さ才する
。例えば、ビット／感知線上のセルの数が２倍に増大し
た場合、感知増幅器及び列解読器の数が５０％減少し、
こむ、によって周辺の回路のための面積が約３０％節約
さ扛る。この節約は配列体の密度を２０％増大するのに
加えて、約２５％チップの面積を減少する。ビット／感
知線の金属配線を変更して、この配線がその長さ方向で
１つ置きの接触点をバイパスする様にす扛ば、このセル
の設泪は、いわゆる折な＼みビット線配列体もしくは多
重感知増幅器技法も適用出来る。 上述の如く、又第１図に示さｎた如く、４つのセルが共
通の拡散領域Ｉ）を共有するので、通常のワン・デバイ
ス・ランダム・アクセス・メモリ動作を行わせるために
は、ビット／感知線拡散もしくは接触領域ｌ）の捷わり
に４つの一意的な語線が必要とさｎる。こｎ等の４つの
語線の２つは、多結晶ケイ素層３４から形成さｎ、（こ
の場合配憤ノードは第１の多結晶ケイ素層３３の所につ
くらｎる）他の２つの語線は第３のレベル、即ち多結晶
層から形成さｎる。 Ｎ＋拡散領域りの１わりの語線の配列については、第４
図、第５図及び第６図を参照さＢ２ない。 こ扛等の図は各々第１図と同じ本発明の配列体の一部を
示し、類似の素子に同じ参１招文字で示さｎている。 第４図に示さ扛ている様に、多結晶層３４からジグザグ
状に形成さｎ１通常のＭｉ線駆動装置・１２に接続さ扛
た語線Ｗ１．２は群】２及び２４の切替装置Ｔ２のゲー
ト電極を形成している。、語線Ｗ＋、４は群１２及び２
．１のスイッチング装置Ｔ４のためのグーｌ−電極を形
１戊［２ている。又、１悟紳ＷＩ、６及びＷｌ８は夫々
群１０及び２２のスイッチング装置′■゛２及び′１゛
４のゲート電極を形ｂ′ｖシている。 第５図に示した様に、多結晶ケイ素層４４から略直線状
に形成さ扛、語線駆動装＠４２に接続さ扛た語線ＷＬ１
はタブ即ち突出セグメントを使用して、群１２及び２４
のスイッチング装置Ｔ１のためのゲート電極を形成し、
語、線ＷＩ、３は群１２及び２４のためのスイッチング
装置Ｔ３のゲート電極を形成する。同様に、語線ＷＬ５
及びＷｌ７は群］０及び２２の夫々スイッチング装置Ｔ
Ｉ及びＴ ３のためのゲート電極を形成する。勿論、多
結晶ケイ素＠４４から形成さｎた語線ＷＬＩ、Ｗｌ３、
Ｗｌ５及びＷｌ、７並びに多結晶ケイ素層３４から形成
さ扛た語線ＷＬ２、Ｗｌ４、Ｗｌ６及びＷｌ８は半導体
基板２６上で互に重畳しているが、図を明瞭にするため
に、語線ＷＬ２、ＷＴ、４、ＷＩ、６及びＷ１４８は第
５図では省略さお、ている。第４図及び第５図で、群１
０及び１２と接触するビット／感知線Ｂ Ｌ １、並び
に群２２及び２４と接触するビット／感知線ＨＬ ２は
通常のビット線駆動兼感知増幅器４６に接続さ扛、語線
の方向に略垂直に配置１１さ扛ている。 任意の所与の基本的な配置において好ましい他の可能な
配列が存在する。例えば第５図の語線Ｗ■、１、Ｗｌ３
、Ｗ Ｔ、５及びＷｌ、１１第６図に示さ扛り語線Ｗ
Ｔ、１、）〜ｒＬ３、Ｗ ’Ｌ ５ 及びｗｌ、７の配
列によって置換える事が出来る。甲、６１ツ１で語線は
大寸かに云って配列体を７・ｌ角線ツノ向に横切り、垂
直な金属条片４８及び５０がこｆｌ等の語線の適切なセ
グメントを相Ｅｆ接続するのに使用さ１ている。 第６図で、語線Ｗ１Ｎは群１２のスイッチング装置Ｔ１
に使用さｎるたけでなく、金属条片４８を介１７て、群
２２のスイッチング装置Ｔ３に使用さｎ、る。又、第６
図の語線ＷＩ、３は群１２のスイッチング装＃Ｔ３及び
群２４のスイッチング装置Ｔ１並びに条片５０を介［７
て図示さＶていない他のスイッチング装置に使用さ扛る
。語線ＷＬ５は群１０のスイッチング装置１゛１及び群
２４のスイッチング装置′ｌ゛３に使用さ扛、語線Ｗ’
Ｌ７は群１０のスイッチング装置ＦＴ Ｔ ３及び群２
２のスイッチング装置Ｔ１に使用さｎ、る。第６図のビ
ット／感知１ＢＬ１及びＢ１．２に第５図と同じ様に配
列さ１゜ている。 図面には各語線にはわずか２．３のセルが関連するもの
として示さｎているが、もし望捷扛るならば、数１００
のセルが各語線に関連出来る事、語線の数も少なく其奴
１００本に増大出来る事を理解さむまたい。さらに図示
の実施例ではＰ型基板が使用さ扛ているが、Ｎ型基板を
使用し、一般に知らｎ、た様にＮ及びＰ領域の導電型を
交換させる事も可能である。 〔発明の効果〕 本発明に従い、極めて小さな記憶キャパシタを使用し、
セル間に必要とさｎ、る厚い絶縁部を除き、配列体の略
全領域がセルの構成に使用さｎる稠密なワン・デバイス
・メモリ・セル配列体が与えら扛る。
第１図は本発明のメモリ・セル配列体の平面図である。
第２図は第１図の線２−２に沿って見たメモリ・セル配
列体の断面図である。第３図は第１図に示さ扛た１つの
セル群の概略図である。第４図は第１図のメモリ・セル
配列体を制御するのに使用さｎ５る暗線の一部の平面図
である。第５図は第１図のメモリ・セル配列体を制御す
るのに使用される残りの語線の平面図である。第６図は
第１図のメモリ・セル配列体を制御するのに使用さ扛る
残りの語線の代替配列体の平面図である。 １０．１２．１４．１６．１８．２０．２２．２４・・
・・メモリ・セル、２６・・・・半導体基板、２８・・
ＳｉＯ層、３０・・・・絶縁層、３２・・・Ｎ＋拡散領
域、３３・・・・多結晶ケイ素、３４・・・・多結晶ケ
イ素層、３６・・・・絶縁層、３８・・・・絶縁層、４
０・・・開孔、［３Ｔ、・・・・ビット／感知線、Ｃ１
、Ｃ２、Ｃ３、Ｃ４・・・記憶キャノ々シタ、１）・・
・・共通ノ拡散領域、１゛１、Ｔ２、Ｔ３、Ｔ４−−−
−、’（’ｆノツチング置、ＷＬ ・・語線。 出願人 インタせン功し・ビジネス・マシーンズ・コ
ーポレーンヨン残りの電電の平面図 恒５図 残りの語線の代替構成の図
列体の断面図である。第３図は第１図に示さ扛た１つの
セル群の概略図である。第４図は第１図のメモリ・セル
配列体を制御するのに使用さｎ５る暗線の一部の平面図
である。第５図は第１図のメモリ・セル配列体を制御す
るのに使用される残りの語線の平面図である。第６図は
第１図のメモリ・セル配列体を制御するのに使用さ扛る
残りの語線の代替配列体の平面図である。 １０．１２．１４．１６．１８．２０．２２．２４・・
・・メモリ・セル、２６・・・・半導体基板、２８・・
ＳｉＯ層、３０・・・・絶縁層、３２・・・Ｎ＋拡散領
域、３３・・・・多結晶ケイ素、３４・・・・多結晶ケ
イ素層、３６・・・・絶縁層、３８・・・・絶縁層、４
０・・・開孔、［３Ｔ、・・・・ビット／感知線、Ｃ１
、Ｃ２、Ｃ３、Ｃ４・・・記憶キャノ々シタ、１）・・
・・共通ノ拡散領域、１゛１、Ｔ２、Ｔ３、Ｔ４−−−
−、’（’ｆノツチング置、ＷＬ ・・語線。 出願人 インタせン功し・ビジネス・マシーンズ・コ
ーポレーンヨン残りの電電の平面図 恒５図 残りの語線の代替構成の図
Claims (1)
- 【特許請求の範囲】 （ａ）複数個の拡散領域を有する半導体基板と、 （ｂ）各々４つのセルを含み、各セルは記憶キャパシタ
及び該記憶キャパシタを上記拡散領域の夫々の一つに結
合するスイッチング装置を有する複数のセル群と、より
成るメモリ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US625403 | 1984-06-28 | ||
| US06/625,403 US4651183A (en) | 1984-06-28 | 1984-06-28 | High density one device memory cell arrays |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6114747A true JPS6114747A (ja) | 1986-01-22 |
Family
ID=24505917
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60079459A Pending JPS6114747A (ja) | 1984-06-28 | 1985-04-16 | メモリ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4651183A (ja) |
| EP (1) | EP0169332B1 (ja) |
| JP (1) | JPS6114747A (ja) |
| DE (1) | DE3585810D1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5541754A (en) * | 1978-09-20 | 1980-03-24 | Fujitsu Ltd | Semiconductor memory |
| JPS5922358A (ja) * | 1982-07-28 | 1984-02-04 | Toshiba Corp | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0169332B1 (en) | 1992-04-08 |
| US4651183A (en) | 1987-03-17 |
| EP0169332A3 (en) | 1989-09-06 |
| DE3585810D1 (de) | 1992-05-14 |
| EP0169332A2 (en) | 1986-01-29 |
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