JPH0669193A - 半導体集積回路の製造方法 - Google Patents

半導体集積回路の製造方法

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JPH0669193A
JPH0669193A JP4327544A JP32754492A JPH0669193A JP H0669193 A JPH0669193 A JP H0669193A JP 4327544 A JP4327544 A JP 4327544A JP 32754492 A JP32754492 A JP 32754492A JP H0669193 A JPH0669193 A JP H0669193A
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ジョージ スタイナー カート
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  • Formation Of Insulating Films (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

(57)【要約】 【目的】 ランナなどの突出部の間の狭い領域に、不都
合を生じることなく、電気接点を正確に形成することの
できる方法を提供する。 【構成】 誘電体製の上部層１１と導電材料製の底部層
９を有する突出部５が基板１上に形成される。突出部の
上およびその間に第１と第２の誘電体層１５、１７が形
成される。第２の誘電体層は第１の誘電体層よりも速く
エッチングされ、突出部の間に比較的平面状の表面が得
られる。フォトレジスト層が形成され、パターン化され
て、誘電体層の一部が露出する。エッチングにより、基
板の一部が露出する。突出部の間の接点領域３に、導電
材料層１９が接点材料層として形成され、パターン化さ
れる。第１と第２の誘電体層のエッチング速度の差によ
って、突出部の誘電体製の上部層の完全除去を阻止し、
底部層の露出を阻止する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、近接した突出部の上に
比較的平面状の表面を有する誘電体表面層を有する半導
体集積回路を製造する方法に関する。
【０００２】
【従来の技術】近接した突出部の上に比較的平面状の誘
電体表面を形成することは、集積回路の製造段階におい
て重要なことである。そのような平面的な誘電体表面を
形成することにより、堆積金属の内角とステッパの焦点
深度により形成された電気的不連続性に起因する問題を
低減できる。しかしながら、不都合なことに、多くの誘
電体は等方的で、非平面的な（凹凸を有する）表面の上
に堆積し、そして、その表面は、その下層の表面と同様
に凸凹を有する面となる。この非平面的な表面に関連す
る問題は、素子サイズが小さくなるにつれてより深刻化
する。たとえば、ランナなどの二個の突出部の間の狭い
領域に電気接点を形成することは極めて難しい。通常、
このような領域は、横方向寸法に比べて軸方向寸法がは
るかに長く、一般的にトレンチと称される。たとえば、
ランナの側壁間に形成されるソース／ドレイン領域の幅
はミクロ以下のレベルである。
【０００３】このように接点サイズが小さくなると、接
点ウィンドーを正確に開口することが難しくなり、電気
接点を正確に形成することが困難になる。たとえば、ラ
ンナがポリシリコンであり、シリコン窒化物層によって
カバーされている場合に、このシリコン窒化物層の上に
薄いシリコン酸化物層を堆積させ、その層の一部を選択
的に除去して、シリコン窒化物層をエッチストップ層と
して使用することにより接点を形成する方法がある。し
かしながら、酸化物と窒化物の一般的なエッチング速度
の比は、たとえば２：１と比較的小さいため、上記の方
法を使用した場合、そのエッチングはシリコン酸化物層
とシリコン窒化物層を経てポリシリコン製のランナにま
で及ぶ可能性がある。その場合、後続の処理で形成され
る電気接点がこのランナと不都合に接触してしまう。ま
た、非平面的な表面形状は、後続の処理にそのまま残っ
てしまう。
【０００４】さらに、接点領域が望み通りパターン化さ
れても、接点材料層が形成され、パターン化された時点
で、新たな問題を生じる場合がある。たとえば接点材料
がポリシリコンである場合、トレンチなどの所定の接点
領域以外のポリシリコンは、すべて除去されねばならな
い。しかしながら、このような所定の接点領域以外のポ
リシリコンを完全に除去することは極めて困難である。
さらにまた、トレンチ内にレジスト材料が残る場合があ
る。このような残留材料はエッチストップ層となって、
後続の処理における正確なパターニングを不可能とす
る。
【０００５】また、前述のような非平面的な表面に関連
する問題に対処するために、レジストエッチバック層を
平滑化する方法もあるが、この方法にもいくつかの欠点
がある。たとえば、窒化物に対して酸化物を選択的に除
去できないことから、ランナ上の窒化物が除去される可
能性があるため、高いアスペクト比のウィンドーを開口
できない場合がある。
【０００６】
【発明が解決しようとする課題】本発明の目的は、半導
体集積回路の製造にあたって、ランナなどの突出部の間
の狭い領域に、不都合を生じることなく、電気接点を正
確に形成することができ、しかも、接点を形成しない領
域における誘電体表面の平面性を維持できる方法を提供
することである。
【０００７】
【課題を解決するための手段】本発明においては、ラン
ナなどの突出部として、誘電体製の上部層と導電材料製
の底部層を有する突出部が基板上に形成される。基板上
における突出部の間の接点領域に、次のようにして接点
が形成される。すなわち、まず、突出部の上およびその
間に第１と第２の誘電体層が形成される。そして、第２
の誘電体層は第１の誘電体層よりも速くエッチングさ
れ、突出部の間に比較的平面状の表面が得られる。その
後、フォトレジスト層が形成され、パターニングされ
て、誘電体層の選択された部分が露出する。この露出部
分の誘電体層は、その後エッチングされて、基板の一部
が露出する。導電材料層が接点材料層として形成され、
パターニングされる。第１と第２の誘電体層のエッチン
グ速度の差によって、接点材料層と突出部の導電材料製
の底部層との電気的接触を阻止する。すなわち、突出部
の底部層の全体にわたってその上の誘電体製の上部層の
完全除去を阻止し、底部層の露出を阻止する。また、接
点が形成されない領域の突出部の間には、平面的な誘電
体表面が維持される。
【０００８】本発明の代表的な実施例においては、第１
の誘電体層の材料として非ドープの誘電体材料を使用
し、第２の誘電体層の材料としてドープした誘電体材
料、たとえば、ＢＰＳＧ、あるいはＢＰＴＥＯＳ、ある
いはスピン−オン−ガラスを使用する。また、本発明に
おいて、突出部はたとえばランナである。さらに、本発
明においては、第２の誘電体層の堆積の後、この第２誘
電体層のうち、必要のない大きな領域部分を除去するた
めに、たとえば、エッチバックを用いることが可能であ
る。
【０００９】
【実施例】図１においては、基板１、接点領域３、およ
び突出部５が図示されている。ここで、基板という用語
は他の材料を維持する下部構造を意味する。この基板１
は、ドーピングのような処理済みあるいは未処理のシリ
コンウェーハ製あるいは誘電体製である。突出部５は、
ランナまたはゲートであり、基板１上に順次重ねられた
酸化物層７、導電材料層９、および誘電体層１１からな
る積層構造と、その両側に形成された側壁１３を有す
る。接点領域３は中間スペースであり、たとえば、硅化
物接点層、上部レベル金属化層などを選択的に有する、
ドープしたシリコンからなるソース／ドレイン領域であ
る。この接点領域３の軸方向寸法は横方向寸法よりもは
るかに長くされている。このスペースは、前述したよう
に、一般的にトレンチと称される。突出部５の導電材料
層９は、たとえばポリシリコン製である。誘電体材料層
１１は、窒化物製または酸化物製である。側壁１３は、
誘電体製であり、たとえば、窒化物製または酸化物製で
ある。
【００１０】図２においては、第１と第２の誘電体層１
５と１７が堆積された後の基板を図示している。第１と
第２の誘電体層１５と１７は、異なるエッチング速度を
有する誘電体材料から形成される。すなわち、第２の誘
電体層１７は、第１の誘電体層１５よりもエッチング速
度の速い誘電体材料から構成される。この場合、第１の
誘電体層１５は非ドープの誘電体材料から構成される。
この材料は、ＦＥＴのソース／ドレイン領域に接触する
ためには、好適な材料である。第２の誘電体層１７は、
ドープされた酸化物材料、たとえば、ＢＰＴＥＯＳ、あ
るいはＢＰＳＧ、あるいはスピン−オン−ガラスから構
成される。このように異なるエッチング速度を有する材
料は、当業者には公知であり、容易に選択できる。第２
誘電体層１７の厚さは、その堆積ステップの間、突出部
５の間の局部的な平面性が確保されるように制御する必
要がある。この制御は、第２の誘電体層１７を等方的に
堆積する場合には容易に達成できる。ここに示した構造
は当業者であれば容易に理解できるので、これ以上の説
明は不要である。
【００１１】図２の構造をさらに処理することにより、
図３の構造が得られる。具体的には、ブランケットエッ
チバック処理が施されている。このブランケットエッチ
バック処理により、突出部から離れた周辺領域における
誘電体のほとんどが除去され、突出部の間にのみ誘電体
材料が平面的な状態で残されている。突出部５の側壁１
３の外側には、第２の誘電体層１７が残されている。こ
の状態で、フォトレジスト層が形成され、パターン化さ
れて、開口が形成され、この開口により、誘電体層のう
ちの選択された所定の領域が露出する。この開口の寸法
は、突出部５の間の距離よりも大きくされる。もちろ
ん、より小さな開口あるいはウィンドーが形成されても
よい。開口の軸方向寸法は、横方向寸法よりも若干大き
いか、ほぼ等しい。第１と第２の誘電体層１５と１７が
エッチングされて、ウィンドーが形成され、突出部５の
間の基板の選択された所定の領域を露出する。第２の誘
電体層１７の材料は、第１の誘電体層１５の材料よりも
より速くエッチングされるので、突出部５の間の十分な
スペースとその側壁１３は水平方向に露出する。第１の
誘電体層１５の材料と第２の誘電体層１７の材料との間
のエッチングの速度差により、突出部５の誘電体層１１
の除去が阻止され、導電材料層９の露出が阻止される。
【００１２】図４においては、レジスト材料が取り除か
れた後に、ポリシリコンのような導電性材料からなる導
電材料層１９が接点材料層として形成された構造が図示
されている。ブランケット堆積を用いて、導電材料層１
９のポリシリコンがパターン化されて、接点が形成され
る。フォトレジスト層の下にあった突出部５の間のトレ
ンチ部分は、第２の誘電体層１７によって充填される。
このようにして、平面的な誘電体表面が残されて、次の
処理が行われる。
【００１３】図５は図４の上面図である。後続の処理
は、別の誘電体層を堆積するステップを含む。このよう
な後続の処理は当業者には公知である。たとえば、図６
に示すように、酸化物層２１と導電材料層２３が形成さ
れ、導電材料層２３がパターン化されて、誘電体材料の
平面部分の上の局部相互接続が形成される。
【００１４】以上の説明は、本発明の一実施例に関する
ものであり、この技術分野の当業者であれば、本発明の
種々の変形例を考え得るが、それらはいずれも本発明の
技術的範囲に包含されるものである。
【００１５】
【発明の効果】以上述べたように、本発明によれば、ラ
ンナなどの突出部の間の狭い領域に、不都合を生じるこ
となく、電気接点を正確に形成することができ、しか
も、接点を形成しない領域における誘電体表面の平面性
を維持できる。なお、特許請求の範囲に記載された参照
番号は、発明の容易なる理解のために付されたものであ
り、発明の範囲を制限されるように解釈されるべきでは
ない。
【図面の簡単な説明】
【図１】本発明の方法による半導体集積回路の製造方法
の第１段階を表し、突出部５が形成された状態を表す図
である。
【図２】図１の構造物の上に第１と第２の誘電体層１
５、１７を形成した状態を表す図である。
【図３】図２の構造物にブランケットエッチバック処理
を行った後の構造物の状態を示す図である。
【図４】レジスト材料が除去された後、導電性材料層が
形成された状態を表す図である。
【図５】図４の構造物の上面図である。
【図６】図３の構造物にさらに酸化物層と導電性材料層
が形成された状態を示す図である。
【符号の説明】
１ 基板 ３ 接点領域 ５ 突出部（ランナまたはゲート） ７ 酸化物層 ９ 導電材料層 １１ 誘電体層 １３ 側壁 １５ 誘電体層 １７ 誘電体層 １９ 導電材料層 ２１ 酸化物層 ２３ 導電材料層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 シェリル アン ボリンガー アメリカ合衆国 19530 ペンシルヴェニ ア カッツタウン、ディートリッヒ ヴァ レー ロード 377 (72)発明者 ミン−リアン チェン アメリカ合衆国 18106 ペンシルヴェニ ア アレンタウン、プロミス レーン 1545 (72)発明者 デヴィッド ポール ファヴロー アメリカ合衆国 18036 ペンシルヴェニ ア ク−パーズバーグ、ウエスト ステー ト ストリート 900 (72)発明者 カート ジョージ スタイナー アメリカ合衆国 18017 ペンシルヴェニ ア ベツレヘム、グリーンフィールド ロ ード 4212 (72)発明者 ダニエル ジョセフ ヴィトカヴァージ アメリカ合衆国 18092 ペンシルヴェニ ア ジオンズヴィル、チェスナット スト リート 7687

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 基板（１）の上に、上部誘電体層（１
    １）と底部導電材料層（９）とを有する、離間した複数
    の突出部（５、５）を形成するステップと、 前記基板（１）上における前記突出部（５）の間の部分
    を接点領域（３）として、この接点領域（３）に電気接
    点を形成するステップとを有する半導体集積回路の製造
    方法において、 前記接点形成ステップは、 第１の誘電体層（１５）と、この第１の誘電体層（１
    ５）のエッチング速度より速いエッチング速度を有する
    第２の誘電体層（１７）を前記突出部（５）の上に堆積
    するステップと、 前記接点領域（３）に接点ウィンドーを開口するステッ
    プと、 前記接点領域（３）に電気的に接触する導電材料層（１
    ９）を形成するステップとを有し、 前記導電材料層形成ステップは、前記第１と第２の誘電
    体層（１５、１７）の間のエッチング速度の差により、
    前記導電材料層（１９）が前記底部導電材料層（９）と
    電気的に接触することを阻止するようにして行われるこ
    とを特徴とする半導体集積回路の製造方法。
  2. 【請求項２】 前記開口ステップは、 前記第１と第２の誘電体層（１５、１７）の少なくとも
    一部を露出するウィンドーを形成するために、レジスト
    を堆積し、パターン化するステップと、 前記基板（１）の一部を露出するために、前記第１と第
    ２の誘電体層（１５、１７）をエッチングするステップ
    と、 をさらに有することを特徴とする請求項１の方法。
  3. 【請求項３】 前記第１の誘電体層（１５）は、非ドー
    プ誘電体材料を含むことを特徴とする請求項１の方法。
  4. 【請求項４】 前記第２の誘電体層（１７）は、ＢＰＳ
    ＧとＢＰＴＥＯＳとガラス状のスピンからなるグループ
    から選択された材料を含むことを特徴とする請求項１の
    方法。
  5. 【請求項５】 前記ウィンドーは、前記突出部（５）の
    間のスペースよりも大きいことを特徴とする請求項２の
    方法。
  6. 【請求項６】 前記第１と第２の誘電体層（１５、１
    ７）は、等方性誘電体材料を含むことを特徴とする請求
    項１の方法。
  7. 【請求項７】 前記第２の誘電体層（１７）が堆積され
    た後、ブランケットエッチバックにより、前記誘電体層
    （１１、１７）をエッチングするステップをさらに含む
    ことを特徴とする請求項１の方法。
  8. 【請求項８】 前記第２の誘電体層（１７）の上に導電
    材料層（２３）を形成するステップをさらに含むことを
    特徴とする請求項１の方法。
JP4327544A 1991-11-15 1992-11-13 半導体集積回路の製造方法 Expired - Lifetime JP2622059B2 (ja)

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