JPH0669206B2 - デイジタル画像データ処理装置 - Google Patents
デイジタル画像データ処理装置Info
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- JPH0669206B2 JPH0669206B2 JP60139999A JP13999985A JPH0669206B2 JP H0669206 B2 JPH0669206 B2 JP H0669206B2 JP 60139999 A JP60139999 A JP 60139999A JP 13999985 A JP13999985 A JP 13999985A JP H0669206 B2 JPH0669206 B2 JP H0669206B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はファクシミリやOCR（Optical Character Reade
r）等の光学的文学読取装置等に用いられるディジタル
画像データ処理装置に関する。
r）等の光学的文学読取装置等に用いられるディジタル
画像データ処理装置に関する。
第９図により従来のディジタル画像信号転送装置につい
て説明する。
て説明する。
原稿情報をCCD（Charge Coupled Devire）などのイメー
ジセンサ１で読み取り、その出力のアナログ画像信号を
アナログ／ディジタル（以下、Ａ／Ｄ）変換部２でディ
ジタル化する。ディジタル画像信号は画像処理部12にお
いて、例えば、主走査線方向（光電変換素子の配列方
向）あるいは副走査線方向（原稿移動方向）の線密度変
換等の必要な処理が施された後メモリ４に記憶される。
メモリ４に記憶されたディジタル画像信号は画像処理部
12、μCPU6のシステムバス９を通って他のメモリ５に転
送される。
ジセンサ１で読み取り、その出力のアナログ画像信号を
アナログ／ディジタル（以下、Ａ／Ｄ）変換部２でディ
ジタル化する。ディジタル画像信号は画像処理部12にお
いて、例えば、主走査線方向（光電変換素子の配列方
向）あるいは副走査線方向（原稿移動方向）の線密度変
換等の必要な処理が施された後メモリ４に記憶される。
メモリ４に記憶されたディジタル画像信号は画像処理部
12、μCPU6のシステムバス９を通って他のメモリ５に転
送される。
ところが、μCPU6のシステムバス９は上記したディジタ
ル画像信号だけでなく他の種々のデータの転送に使用さ
れるため、ディジタル画像信号の転送時にはその都度シ
ステムバス９の占有権を確保する必要がある。この場
合、高速化については特に配慮されていないため、デー
タの転送が遅れる問題があった。なお、この種の装置と
して関連するものには例えば特開昭56−157575および、
技術論文ダイジェスト（Digest of technical papers,1
985 IEEE international Solid−State Circuits Confe
rence）が挙げられる。
ル画像信号だけでなく他の種々のデータの転送に使用さ
れるため、ディジタル画像信号の転送時にはその都度シ
ステムバス９の占有権を確保する必要がある。この場
合、高速化については特に配慮されていないため、デー
タの転送が遅れる問題があった。なお、この種の装置と
して関連するものには例えば特開昭56−157575および、
技術論文ダイジェスト（Digest of technical papers,1
985 IEEE international Solid−State Circuits Confe
rence）が挙げられる。
一方、副走査方向の線密度変換処理は、副走査方向の画
像データ数を減ずるために、主走査ラインの複数ライン
分の画像データを１ライン分に圧縮するもので、例えば
１／２に圧縮する場合は、隣接する２ラインの画像デー
タの各画素のデータの論理和をとって１ラインの画像デ
ータに変換するものである。ところが、従来の副走査方
向の線密度変換処理は、変換処理に係る複数ライン分の
画像データをラインメモリ等に取り込んでから、変換処
理を実行していたため、変換処理に時間が掛かり、画像
データが入力されてから処理画像データを他のメモリに
転送するまでの時間が長くなるという問題があった。
像データ数を減ずるために、主走査ラインの複数ライン
分の画像データを１ライン分に圧縮するもので、例えば
１／２に圧縮する場合は、隣接する２ラインの画像デー
タの各画素のデータの論理和をとって１ラインの画像デ
ータに変換するものである。ところが、従来の副走査方
向の線密度変換処理は、変換処理に係る複数ライン分の
画像データをラインメモリ等に取り込んでから、変換処
理を実行していたため、変換処理に時間が掛かり、画像
データが入力されてから処理画像データを他のメモリに
転送するまでの時間が長くなるという問題があった。
本発明の目的は、イメージセンサ等からの走査画像デー
タを取り込んでから、線密度変換処理を含むディジタル
画像処理を終了する迄の処理を高速化するとともに、処
理した画像データの他のメモリへの転送を高速化するこ
とができるディジタル画像データ処理装置を提供するこ
とにある。
タを取り込んでから、線密度変換処理を含むディジタル
画像処理を終了する迄の処理を高速化するとともに、処
理した画像データの他のメモリへの転送を高速化するこ
とができるディジタル画像データ処理装置を提供するこ
とにある。
上記目的を達成するため、本発明のディジタル画像デー
タ処理装置は、イメージセンサ等からの走査画像データ
をディジタル化してなる画像データを取り込んで線密度
変換処理を行う画像処理手段（３）と、該画像処理手段
にバス（10）を介して接続されたメモリ（４）を含んで
なり、前記画像処理手段（３）は、画像データを主走査
ラインに沿って取り込んで同方向の線密度変換処理を行
い、処理した画素データを順次出力する主走査線密度変
換処理部（15）と、副走査方向の線密度変換処理にかか
る前々回と前回と現在の主走査ラインの画像データがそ
れぞれ格納される第1,第２および第３のレジスタ（17,1
8,19）と、予め設定された処理内容に従って少なくとも
２つの前記レジスタに格納された画像データを取り込ん
で１ライン分の画像データに変換する副走査線密度変換
部（21）と、タイミング制御部（54）とを含んでなり、
前記タイミング制御部（54）は、前記主走査線密度変換
部から前記画素データが順次出力される周期に合わせて
設定された周期ごとに、前記主走査線密度変換部から順
次出力される現在の主走査ラインの画素データを前記第
３のレジスタ（19）と前記メモリ（４）に格納させる制
御と、現在の主走査ラインの画素データに対応する前回
および前々回の主走査ラインの画素データを前記メモリ
（４）から前記第１と第２のレジスタ（17,18）にそれ
ぞれ転送させる制御と、該転送後に前記副走査線密度変
換処理部（21）を実行させ該処理された画素データを前
記メモリ（４）に格納させる制御とを、繰返し実行させ
る副走査線密度変換にかかるタイミング制御と、一の主
走査ライン分の画素データの副走査線密度変換処理が終
了するタイミングごとに、該一ライン分の処理画像デー
タを前記メモリ（４）から前記バスを介して他のメモリ
（５）に転送させるタイミング制御とを含んでなること
を特徴とする。
タ処理装置は、イメージセンサ等からの走査画像データ
をディジタル化してなる画像データを取り込んで線密度
変換処理を行う画像処理手段（３）と、該画像処理手段
にバス（10）を介して接続されたメモリ（４）を含んで
なり、前記画像処理手段（３）は、画像データを主走査
ラインに沿って取り込んで同方向の線密度変換処理を行
い、処理した画素データを順次出力する主走査線密度変
換処理部（15）と、副走査方向の線密度変換処理にかか
る前々回と前回と現在の主走査ラインの画像データがそ
れぞれ格納される第1,第２および第３のレジスタ（17,1
8,19）と、予め設定された処理内容に従って少なくとも
２つの前記レジスタに格納された画像データを取り込ん
で１ライン分の画像データに変換する副走査線密度変換
部（21）と、タイミング制御部（54）とを含んでなり、
前記タイミング制御部（54）は、前記主走査線密度変換
部から前記画素データが順次出力される周期に合わせて
設定された周期ごとに、前記主走査線密度変換部から順
次出力される現在の主走査ラインの画素データを前記第
３のレジスタ（19）と前記メモリ（４）に格納させる制
御と、現在の主走査ラインの画素データに対応する前回
および前々回の主走査ラインの画素データを前記メモリ
（４）から前記第１と第２のレジスタ（17,18）にそれ
ぞれ転送させる制御と、該転送後に前記副走査線密度変
換処理部（21）を実行させ該処理された画素データを前
記メモリ（４）に格納させる制御とを、繰返し実行させ
る副走査線密度変換にかかるタイミング制御と、一の主
走査ライン分の画素データの副走査線密度変換処理が終
了するタイミングごとに、該一ライン分の処理画像デー
タを前記メモリ（４）から前記バスを介して他のメモリ
（５）に転送させるタイミング制御とを含んでなること
を特徴とする。
すなわち、各画素にかかる副走査方向の線密度変換処理
を、主走査方向の各画素の画像データの取り込み周期の
中で行うようにしたのである。これにより、副走査方向
の画像処理に要する時間が、画素データの取り込み処理
時間に吸収されるから、画像データの取り込みから他の
メモリへの転送までの処理を高速化できることになる。
を、主走査方向の各画素の画像データの取り込み周期の
中で行うようにしたのである。これにより、副走査方向
の画像処理に要する時間が、画素データの取り込み処理
時間に吸収されるから、画像データの取り込みから他の
メモリへの転送までの処理を高速化できることになる。
また、一のメモリから他のメモリに、専用のバスを介し
て処理画像データを転送するようにしたことから、従来
の如くその都度システムバスの占有権を得て時分割的に
転送する必要がなくなり、データ転送時間の短縮すなわ
ち高速転送が可能になるのである。
て処理画像データを転送するようにしたことから、従来
の如くその都度システムバスの占有権を得て時分割的に
転送する必要がなくなり、データ転送時間の短縮すなわ
ち高速転送が可能になるのである。
また、上記のデジタル画像データ処理装置において、前
記画像処理部に、一の画素の画像データを格納する少な
くとも２つのレジスタ（17,18）を設け、前記イメージ
センサからの現ラインの一の画素の画像データを取り込
む前に、前記線密度処置に係る一の画素の画像データを
前記メモリ（４）から読み出して前記レジスタの一（1
7）に格納し、該読み出したメモリ領域に現ラインの一
の画素の画像データを取り込んで格納するとともに、前
記線密度処理に係る他の画素の画像データを前記メモリ
（４）から読み出して前記他のレジスタ（18）に格納
し、該各レジスタに格納された画像データを用いて所定
の線密度処理をし、該処理画像データを前記他の画像デ
ータを読み出したメモリ領域に格納するようにすること
が好ましい。
記画像処理部に、一の画素の画像データを格納する少な
くとも２つのレジスタ（17,18）を設け、前記イメージ
センサからの現ラインの一の画素の画像データを取り込
む前に、前記線密度処置に係る一の画素の画像データを
前記メモリ（４）から読み出して前記レジスタの一（1
7）に格納し、該読み出したメモリ領域に現ラインの一
の画素の画像データを取り込んで格納するとともに、前
記線密度処理に係る他の画素の画像データを前記メモリ
（４）から読み出して前記他のレジスタ（18）に格納
し、該各レジスタに格納された画像データを用いて所定
の線密度処理をし、該処理画像データを前記他の画像デ
ータを読み出したメモリ領域に格納するようにすること
が好ましい。
これによれば、画像処理にかかる２つの画像データを読
み出したメモリ領域に、新たに取り込んだ画像データと
処理画像データを格納するようにしていることから、ラ
イン画像データを格納する領域は２ライン分あればよ
く、メモリ容量を節約できる。
み出したメモリ領域に、新たに取り込んだ画像データと
処理画像データを格納するようにしていることから、ラ
イン画像データを格納する領域は２ライン分あればよ
く、メモリ容量を節約できる。
次に本発明に係るデータ転送装置の実施例を図面に基づ
いて説明する。
いて説明する。
−第１の実施例− まず、第１の実施例について説明する（第１図〜第６図
参照）。
参照）。
第１図に本発明に係るデータ転送装置の基本的構成を示
す。第９図と重複する部分には同一の符号を使用する。
原稿情報はCCDセンサ等のイメージセンサ１により読み
取られ、電気信号に変換される。イメージセンサ１から
出力されるアナログ画像信号13は、Ａ／Ｄ変換部２によ
りデイジタル画像信号14に変換され、画像処理部３に送
られる。画像処理部３では詳しくは後述するように入力
ディジタル画像信号14を線密度変換する等の処理が施さ
れる。処理された画像信号はバスインタフェース（以
下、バスＩ／Ｏという。）７を介してデータバス10に送
られ、第１メモリ４に一旦記憶される。記憶された画像
信号は必要に応じて再び第１メモリ４から読み出され、
データバス10、バスＩ／O8、データバス58、データ選択
部11を介して第２のメモリ５に転送され、記憶される。
第２メモリ５に記憶された画像信号はμCPU6による画像
処理に供される。ここで、注意すべきは、第１メモリ４
と第２メモリ５間の画像信号の転送に際してμCPU6のシ
ステムバス９を用いていないということがある。したが
ってシステムバス９は第１メモリ４と第２メモリ５間の
画像信号の転送のために占有されることはない。
す。第９図と重複する部分には同一の符号を使用する。
原稿情報はCCDセンサ等のイメージセンサ１により読み
取られ、電気信号に変換される。イメージセンサ１から
出力されるアナログ画像信号13は、Ａ／Ｄ変換部２によ
りデイジタル画像信号14に変換され、画像処理部３に送
られる。画像処理部３では詳しくは後述するように入力
ディジタル画像信号14を線密度変換する等の処理が施さ
れる。処理された画像信号はバスインタフェース（以
下、バスＩ／Ｏという。）７を介してデータバス10に送
られ、第１メモリ４に一旦記憶される。記憶された画像
信号は必要に応じて再び第１メモリ４から読み出され、
データバス10、バスＩ／O8、データバス58、データ選択
部11を介して第２のメモリ５に転送され、記憶される。
第２メモリ５に記憶された画像信号はμCPU6による画像
処理に供される。ここで、注意すべきは、第１メモリ４
と第２メモリ５間の画像信号の転送に際してμCPU6のシ
ステムバス９を用いていないということがある。したが
ってシステムバス９は第１メモリ４と第２メモリ５間の
画像信号の転送のために占有されることはない。
第２図に以上のデータ転送装置の詳細構成を示す。この
第２図に示すように、画像処理部３は次の構成を有す
る。主走査線密度演算部15は主走査方向の複数ドットの
ディジタル画像信号14を１ドットのディジタル画像信号
16に変換する。Ａレジスタ17、Ｂレジスタ18、Ｃレジス
タ19はそれぞれライン方向（副走査方向）のディジタル
画像信号を蓄積する。副走査線密度演算部21は副走査方
向の複数ドットのディジタル画像信号40,41,42を１ドッ
トのディジタル画像信号43に変換する。Ｄレジスタ44は
副走査線密度演算部21の出力43を蓄積する。データ選択
部46はディジタル画像信号16とディジタル画像信号45を
切り替える。アドレス発生部48はメモリ４へのアドレス
を発生する。アドレス／データ選択部50はアドレス信号
49とデータ信号47を切り替える。メモリバス・インタフ
ェース52はメモリバス53への出力を制御する。タイミン
グ制御部56は画像処理部３とバスＩ／O7とアドレスレジ
スタ56とメモリ４へのタイミング発生およびμCPU6のシ
ステムバス９とのインタフェースをとる。
第２図に示すように、画像処理部３は次の構成を有す
る。主走査線密度演算部15は主走査方向の複数ドットの
ディジタル画像信号14を１ドットのディジタル画像信号
16に変換する。Ａレジスタ17、Ｂレジスタ18、Ｃレジス
タ19はそれぞれライン方向（副走査方向）のディジタル
画像信号を蓄積する。副走査線密度演算部21は副走査方
向の複数ドットのディジタル画像信号40,41,42を１ドッ
トのディジタル画像信号43に変換する。Ｄレジスタ44は
副走査線密度演算部21の出力43を蓄積する。データ選択
部46はディジタル画像信号16とディジタル画像信号45を
切り替える。アドレス発生部48はメモリ４へのアドレス
を発生する。アドレス／データ選択部50はアドレス信号
49とデータ信号47を切り替える。メモリバス・インタフ
ェース52はメモリバス53への出力を制御する。タイミン
グ制御部56は画像処理部３とバスＩ／O7とアドレスレジ
スタ56とメモリ４へのタイミング発生およびμCPU6のシ
ステムバス９とのインタフェースをとる。
その他、56はメモリ４へのアドレス57を蓄積するアドレ
スレジスタ、11はデータバス58とシステムデータバス25
を切り替えてメモリ５のデータバス58と接続するデータ
選択部、23はバスＩ／O8のイネーブル信号24を作成する
オアゲート、20はメモリ４のデータをメモリ５に転送す
るための制御を行うダイレクト・メモリ・アクセス・コ
ントローラ（以下、DMAC）、25はμCPU6のシステムバ
ス、26はμCPU6のシステムコントロールバスである。
スレジスタ、11はデータバス58とシステムデータバス25
を切り替えてメモリ５のデータバス58と接続するデータ
選択部、23はバスＩ／O8のイネーブル信号24を作成する
オアゲート、20はメモリ４のデータをメモリ５に転送す
るための制御を行うダイレクト・メモリ・アクセス・コ
ントローラ（以下、DMAC）、25はμCPU6のシステムバ
ス、26はμCPU6のシステムコントロールバスである。
次に動作を説明する。画像信号は各走査ラインごとに処
理されるが、処理に際しては一つのラインごとに開始信
号LNSTがμCPUからシステムコントロールバス26を介し
てタイミング制御部54に入力される。タイミング制御部
54は、バスＩ／O7をイネーブル（▲▼→Low）にし
てデータバス10を画像処理部３に占有させる。
理されるが、処理に際しては一つのラインごとに開始信
号LNSTがμCPUからシステムコントロールバス26を介し
てタイミング制御部54に入力される。タイミング制御部
54は、バスＩ／O7をイネーブル（▲▼→Low）にし
てデータバス10を画像処理部３に占有させる。
この状態において、原稿情報がイメージセンサ１により
読み取られると、そのアナログ画像信号13はＡ／Ｄ変換
部２によりディジタル画像信号14に変換されて画像処理
部３に入力される。
読み取られると、そのアナログ画像信号13はＡ／Ｄ変換
部２によりディジタル画像信号14に変換されて画像処理
部３に入力される。
画像処理部３では、ディジタル画像信号14に対して主走
査線密度演算部15により主走査方向の処理が施され、デ
ィジタル画像信号16に変換される。この変換されたディ
ジタル画像信号16はデータ選択部46に入力される。
査線密度演算部15により主走査方向の処理が施され、デ
ィジタル画像信号16に変換される。この変換されたディ
ジタル画像信号16はデータ選択部46に入力される。
ここで、理解を助けるために、処理すべき走査ラインを
特定する。第６図に示すように、読み取りラインを図中
に白抜き矢印で示し、前々ラインのデータをＡ、前ライ
ンのデータをＢ、現ラインのデータをＣとする。各デー
タは、 Ａ＝Ｄ（1,1〜ｎ） Ｂ＝Ｄ（2,1〜ｎ） Ｃ＝Ｄ（3,1〜ｎ） で表わされる。なお、上式におけるＤ（k,1〜ｎ）は、
Ｄ（k,1）,D（k,2），…Ｄ（k,n）の集合である。
特定する。第６図に示すように、読み取りラインを図中
に白抜き矢印で示し、前々ラインのデータをＡ、前ライ
ンのデータをＢ、現ラインのデータをＣとする。各デー
タは、 Ａ＝Ｄ（1,1〜ｎ） Ｂ＝Ｄ（2,1〜ｎ） Ｃ＝Ｄ（3,1〜ｎ） で表わされる。なお、上式におけるＤ（k,1〜ｎ）は、
Ｄ（k,1）,D（k,2），…Ｄ（k,n）の集合である。
次に、１ライン当りの処理を以下に示す第１〜第５のス
テップ順に説明する。
テップ順に説明する。
第１ステップ（第３図参照） タイミング制御部54がアドレスレジスタ56にストローブ
信号ASを出力し、アドレス／データ選択部50の選択信号
DSをLow（Lowでバス49を選択）、メモリバス・インタフ
ェース52の制御信号Ｉ／ＯをLow（Lowで出力）に設定
し、アドレス／データバス53にアドレスＡ（１）を出力
すると、アドレスレジスタ56はメモリ４のアドレスをＡ
（１）にする。
信号ASを出力し、アドレス／データ選択部50の選択信号
DSをLow（Lowでバス49を選択）、メモリバス・インタフ
ェース52の制御信号Ｉ／ＯをLow（Lowで出力）に設定
し、アドレス／データバス53にアドレスＡ（１）を出力
すると、アドレスレジスタ56はメモリ４のアドレスをＡ
（１）にする。
第２ステップ タイミング制御部54がメモリ４の出力制御信号▲▼
をLowにし（Lowで出力）、Ａレジスタ17のクロック信号
ALCKを発生すると、メモリ４の出力データＤ（1,1）が
Ａレジスタ17に蓄積される。
をLowにし（Lowで出力）、Ａレジスタ17のクロック信号
ALCKを発生すると、メモリ４の出力データＤ（1,1）が
Ａレジスタ17に蓄積される。
第３ステップ ここでは選択信号DSをHigh（バス47を選択）、バスＩ／
Ｏ制御信号Ｉ／ＯをLow、メモリ４の書き込み信号▲
▼をLow、Ｃレジスタのクロック信号CLCKを発生し、
現在読み取っているラインのデータＤ（3,1）をメモリ
４のアドレスＡ（１）に記憶する。またＣレジスタ19に
は同じデータＤ（3,1）が蓄積される。
Ｏ制御信号Ｉ／ＯをLow、メモリ４の書き込み信号▲
▼をLow、Ｃレジスタのクロック信号CLCKを発生し、
現在読み取っているラインのデータＤ（3,1）をメモリ
４のアドレスＡ（１）に記憶する。またＣレジスタ19に
は同じデータＤ（3,1）が蓄積される。
第４ステップ ここでは、メモリ４のアドレス入力信号であるライン選
択信号LNSLを反転させ、メモリ４のアドレスをＡ（ｎ＋
１）にする。そして、メモリ４の出力制御信号▲▼
をLow、Ｂレジスタ18のクロック信号BLCKを発生し、メ
モリ４の出力データＤ（2,1）をＢレジスタ18に蓄積す
る。以上の動作でＡレジスタ17に前々ラインのデータＤ
（1,1）、Ｂレジスタ18に前ラインのデータＤ（2,1）、
Ｃレジスタ19に現ラインのデータＤ（3,1）が蓄積され
る。ここで、副走査線密度演算部21の演算がＡ＋Ｂであ
るので、Ｄ（1,1）＋Ｄ（2,1）がバス43に出力される。
択信号LNSLを反転させ、メモリ４のアドレスをＡ（ｎ＋
１）にする。そして、メモリ４の出力制御信号▲▼
をLow、Ｂレジスタ18のクロック信号BLCKを発生し、メ
モリ４の出力データＤ（2,1）をＢレジスタ18に蓄積す
る。以上の動作でＡレジスタ17に前々ラインのデータＤ
（1,1）、Ｂレジスタ18に前ラインのデータＤ（2,1）、
Ｃレジスタ19に現ラインのデータＤ（3,1）が蓄積され
る。ここで、副走査線密度演算部21の演算がＡ＋Ｂであ
るので、Ｄ（1,1）＋Ｄ（2,1）がバス43に出力される。
第５ステップ ここでは、バスＩ／Ｏ制御信号Ｉ／ＯをLow、信号DSをH
igh、▲▼をLow、データ選択部46の選択信号PRTNを
High、Ｄレジスタのクロック信号DLCKを発生すると、Ｄ
レジスタ44に演算結果Ｄ（1,1）＋Ｄ（2,1）が蓄積さ
れ、その演算結果がメモリ４のアドレスＡ（ｎ＋１）に
記憶される。
igh、▲▼をLow、データ選択部46の選択信号PRTNを
High、Ｄレジスタのクロック信号DLCKを発生すると、Ｄ
レジスタ44に演算結果Ｄ（1,1）＋Ｄ（2,1）が蓄積さ
れ、その演算結果がメモリ４のアドレスＡ（ｎ＋１）に
記憶される。
上記した第１〜５ステップの動作をアドレスを１ヶ増加
する毎に行い、主走査方向のデータ数に相当するアドレ
スＡ（ｎ）まで繰り返す。
する毎に行い、主走査方向のデータ数に相当するアドレ
スＡ（ｎ）まで繰り返す。
その結果、メモリ４のアドレスＡ（１）〜Ａ（ｎ）には
現ラインのデータＤ（3,1〜ｎ）、Ａ（ｎ＋１）〜Ａ（2
n）には演算結果Ｄ（1,1〜ｎ）、Ｄ（2,1〜ｎ）が記憶
される。
現ラインのデータＤ（3,1〜ｎ）、Ａ（ｎ＋１）〜Ａ（2
n）には演算結果Ｄ（1,1〜ｎ）、Ｄ（2,1〜ｎ）が記憶
される。
すなわち、主走査方向の複数ドットのディジタル画像信
号141をドットのディジタル画像信号16に主走査方向の
線密度変換を行うと、変換された主走査方向の画像デー
タは、各回の走査ライン（ｋ回目）当たり、ｎ個のデー
タの集合Ｄ（k,1〜ｎ）となる。副走査方向の線密度変
換処理は、第１〜５ステップを単位として繰返し行わ
れ、この繰返しの周期はタイミング制御部54からの選択
信号PRTNが選択部46を切り替えながら、現ラインの主走
査方向の１つの画素データをメモリ４に記憶する（取り
込む）周期に対応することになる。
号141をドットのディジタル画像信号16に主走査方向の
線密度変換を行うと、変換された主走査方向の画像デー
タは、各回の走査ライン（ｋ回目）当たり、ｎ個のデー
タの集合Ｄ（k,1〜ｎ）となる。副走査方向の線密度変
換処理は、第１〜５ステップを単位として繰返し行わ
れ、この繰返しの周期はタイミング制御部54からの選択
信号PRTNが選択部46を切り替えながら、現ラインの主走
査方向の１つの画素データをメモリ４に記憶する（取り
込む）周期に対応することになる。
なお、第３図に示したデータバス10のデータの変化に付
した数字１〜５は、上記の第１〜５ステップに対応する
もので、現在読み取り中のライン（第６図の白抜き矢印
で示したＤ（3,1）,D（3,2），………Ｄ（3,n））の画
素データを、第３ステップで順次メモリ４に格納してい
る。
した数字１〜５は、上記の第１〜５ステップに対応する
もので、現在読み取り中のライン（第６図の白抜き矢印
で示したＤ（3,1）,D（3,2），………Ｄ（3,n））の画
素データを、第３ステップで順次メモリ４に格納してい
る。
そして、第１〜５ステップの繰返し動作は、アドレスを
１ケ増加する毎に行い、主走査方向のデータ数に相当す
るアドレスＡ（ｎ）まで繰り返し行われる。つまり、ア
ドレスＡ（１）〜Ａ（ｎ）は主走査方向の各画素データ
１〜ｎに対応し、アドレスは第３図のデータバス10のデ
ータの図示内容と、第１ステップの説明から明らかなよ
うに、第３図に示したストローブ信号ASが発生される度
に１ケ増加するものである。
１ケ増加する毎に行い、主走査方向のデータ数に相当す
るアドレスＡ（ｎ）まで繰り返し行われる。つまり、ア
ドレスＡ（１）〜Ａ（ｎ）は主走査方向の各画素データ
１〜ｎに対応し、アドレスは第３図のデータバス10のデ
ータの図示内容と、第１ステップの説明から明らかなよ
うに、第３図に示したストローブ信号ASが発生される度
に１ケ増加するものである。
上記のとおり、主走査線密度演算部15の処理周期に合わ
せて、主走査方向の１つの画素データをメモリ４に順次
取り込み、その取り込み周期内に副走査方向の線密度変
換処理を行うようにしている。
せて、主走査方向の１つの画素データをメモリ４に順次
取り込み、その取り込み周期内に副走査方向の線密度変
換処理を行うようにしている。
アドレスＡ（ｎ）の処理が終了すると、タイミング制御
部54はバスＩ／Ｏのイネーブル信号▲▼をHigh、す
なわちバスＩ／O7をディスエーブル状態にした後、メモ
リ４の制御信号▲▼をLow、ストローブ信号ASをHig
h、バスＩ／Ｏ制御信号Ｉ／ＯをLow、DMAC20にデータ転
送要求信号DREQを出力する。DMAC20はデータ転送要求信
号DREQを受信すると、データ転送応答信号▲▼
を出力する。アオゲート23はデータ転送応答信号▲
▼とμCPU6からシステムコントロールバス26を通し
て出力される読み出し信号▲▼が一致（信号24が
Low）した期間、バスＩ／O8をイネーブルにする。その
結果、データ転送応答信号▲▼が入力される毎
にメモリ４のアドレスが増加し、アドレスＡ（ｎ＋１）
〜Ａ（2n）に蓄積されている演算データＤ（1,1〜ｎ）
＋Ｄ（2,1〜ｎ）がメモリ５に転送される。１ライン分
の演算データの転送が終了すると、データ転送要求信号
DREQをLowにする。
部54はバスＩ／Ｏのイネーブル信号▲▼をHigh、す
なわちバスＩ／O7をディスエーブル状態にした後、メモ
リ４の制御信号▲▼をLow、ストローブ信号ASをHig
h、バスＩ／Ｏ制御信号Ｉ／ＯをLow、DMAC20にデータ転
送要求信号DREQを出力する。DMAC20はデータ転送要求信
号DREQを受信すると、データ転送応答信号▲▼
を出力する。アオゲート23はデータ転送応答信号▲
▼とμCPU6からシステムコントロールバス26を通し
て出力される読み出し信号▲▼が一致（信号24が
Low）した期間、バスＩ／O8をイネーブルにする。その
結果、データ転送応答信号▲▼が入力される毎
にメモリ４のアドレスが増加し、アドレスＡ（ｎ＋１）
〜Ａ（2n）に蓄積されている演算データＤ（1,1〜ｎ）
＋Ｄ（2,1〜ｎ）がメモリ５に転送される。１ライン分
の演算データの転送が終了すると、データ転送要求信号
DREQをLowにする。
次ラインの開始信号LNSTが入力する前に、副走査線密度
演算部21の演算モードをＢに設定する。次ラインの信号
LNSTが入力すると、ライン選択信号LNSTだけ前ラインと
反転して前ラインと同様の処理を実行する。したがっ
て、このラインではメモリ４のアドレスＡ（ｎ＋１）〜
Ａ（2n）に現ラインのデータＤ（4,1〜ｎ）、アドレス
Ａ（１）〜Ａ（ｎ）に演算データ（演算モードがＢであ
るから、前ラインのデータと同じ）Ｄ（3,1〜ｎ）が記
憶される。なお、メモリ４からメモリ５に転送されるデ
ータはＤ（3,1〜ｎ）である。
演算部21の演算モードをＢに設定する。次ラインの信号
LNSTが入力すると、ライン選択信号LNSTだけ前ラインと
反転して前ラインと同様の処理を実行する。したがっ
て、このラインではメモリ４のアドレスＡ（ｎ＋１）〜
Ａ（2n）に現ラインのデータＤ（4,1〜ｎ）、アドレス
Ａ（１）〜Ａ（ｎ）に演算データ（演算モードがＢであ
るから、前ラインのデータと同じ）Ｄ（3,1〜ｎ）が記
憶される。なお、メモリ４からメモリ５に転送されるデ
ータはＤ（3,1〜ｎ）である。
以上のように、開始信号LNSTが入力するごとに副走査線
密度演算部21の演算モードをＡ＋B,Bを交互に設定する
ことにより、メモリ５には第６図のようなデータを転送
される。
密度演算部21の演算モードをＡ＋B,Bを交互に設定する
ことにより、メモリ５には第６図のようなデータを転送
される。
なお、上記の説明では副走査線密度演算部21の演算モー
ドＡ＋ＢとＢを選択していたが、現ラインのデータＣを
含め、３ラインの演算もできる。
ドＡ＋ＢとＢを選択していたが、現ラインのデータＣを
含め、３ラインの演算もできる。
上記したように、本実施例によれば、第３図乃至第５図
を用いて説明したように、一の画素の画像データの取り
込み周期（ストローブ信号ASの周期に相当する）の中
で、一の画素に係る副走査方向の線密度変換処理を実行
するようにしていることから、副走査方向の画像処理に
要する時間が、画素データの取り込み処理時間に吸収さ
れる。その結果、画像データの取り込みから他のメモリ
への転送までの画像処理を高速化できることになる。
を用いて説明したように、一の画素の画像データの取り
込み周期（ストローブ信号ASの周期に相当する）の中
で、一の画素に係る副走査方向の線密度変換処理を実行
するようにしていることから、副走査方向の画像処理に
要する時間が、画素データの取り込み処理時間に吸収さ
れる。その結果、画像データの取り込みから他のメモリ
への転送までの画像処理を高速化できることになる。
また、一のメモリ４から他のメモリ５に、専用のバス10
を介して処理画像データを転送するようにしたことか
ら、データ転送時間の短縮すなわち高速転送が可能なる
のである。
を介して処理画像データを転送するようにしたことか
ら、データ転送時間の短縮すなわち高速転送が可能なる
のである。
さらに、画像処理にかかる２つの画像データを読み出し
たメモリ領域に、新たに取り込んだ画像データと処理画
像データを格納するようにしていることから、ライン画
像データを格納する領域は２ライン分あればよく、メモ
リ容量を節約できるという効果がある。
たメモリ領域に、新たに取り込んだ画像データと処理画
像データを格納するようにしていることから、ライン画
像データを格納する領域は２ライン分あればよく、メモ
リ容量を節約できるという効果がある。
−第２の実施例− 次に、本発明の第２の実施例を第７図の回路および第８
図のタイミングチャートにより説明する。なお、第２図
と同一の部分には同一の符号を付してその詳細な説明は
省略する。
図のタイミングチャートにより説明する。なお、第２図
と同一の部分には同一の符号を付してその詳細な説明は
省略する。
27は信号LNSTが入力するごとに出力信号SELを反転させ
るフリップ・フロップ（以下、Ｆ／Ｆ）、28は画像処理
部３のバス53をメモリデータバス10−１あるいはメモリ
データバス10−２に選択して接続するセレクタである。
30はデータバス65をメモリバス10−１あるいはメモリバ
ス10−２に選択して接続するセレクタ、４−１は画像信
号を記憶するメモリ、４−２は画像信号を記憶するメモ
リである。32と34はオアゲート、33と35はアンドゲー
ト、61は画像処理部３が出力する転送時のアドレス60あ
るいはアドレスレジスタ56が出力する画像処理時のアド
レス57を選択してメモリ４−２のアドレス63に接続する
セレクタ、62は転送時のアドレス60あるいは画像処理時
のアドレス57を選択してメモリ４−１のアドレス64に接
続するレジスタである。
るフリップ・フロップ（以下、Ｆ／Ｆ）、28は画像処理
部３のバス53をメモリデータバス10−１あるいはメモリ
データバス10−２に選択して接続するセレクタである。
30はデータバス65をメモリバス10−１あるいはメモリバ
ス10−２に選択して接続するセレクタ、４−１は画像信
号を記憶するメモリ、４−２は画像信号を記憶するメモ
リである。32と34はオアゲート、33と35はアンドゲー
ト、61は画像処理部３が出力する転送時のアドレス60あ
るいはアドレスレジスタ56が出力する画像処理時のアド
レス57を選択してメモリ４−２のアドレス63に接続する
セレクタ、62は転送時のアドレス60あるいは画像処理時
のアドレス57を選択してメモリ４−１のアドレス64に接
続するレジスタである。
次に、動作を説明する。開始信号LNSTが入力して、Ｆ／
F27の出力SELがLowであると、セレクタ28,30,61,62が第
７図の実線の位置を選択し、メモリ４−１は画像処理
用、メモリ４−２は画像信号転送用にそれぞれ使用され
る。次に開始信号LNSTが入力すると、信号SELが反転
し、セレクタ28,30,61,62は第７図の点線の側を選択
し、逆にメモリ４−１は画像信号転送用、メモリ４−２
は画像処理用にそれぞれ使用される。以上のように開始
信号LNSTが入力するごとにメモリ４−１とメモリ４−２
は交互に画像処理用、画像信号転送用として選択され
る。
F27の出力SELがLowであると、セレクタ28,30,61,62が第
７図の実線の位置を選択し、メモリ４−１は画像処理
用、メモリ４−２は画像信号転送用にそれぞれ使用され
る。次に開始信号LNSTが入力すると、信号SELが反転
し、セレクタ28,30,61,62は第７図の点線の側を選択
し、逆にメモリ４−１は画像信号転送用、メモリ４−２
は画像処理用にそれぞれ使用される。以上のように開始
信号LNSTが入力するごとにメモリ４−１とメモリ４−２
は交互に画像処理用、画像信号転送用として選択され
る。
上記したように、本発明の第２の実施例によれば、画像
処理をしながら画像信号転送が実行できるのでさらに画
像信号の転送が高速になる。
処理をしながら画像信号転送が実行できるのでさらに画
像信号の転送が高速になる。
本発明によれば、各画素にかかる副走査方向の線密度変
換処理を、主走査方向の各画素の画像データの取り込み
周期の中で行うようにしたことから、副走査方向の画像
処理に要する時間が、画素データの取り込み処理時間に
吸収され、画像データの取り込みから他のメモリへの転
送までの画像処理を高速化できるという効果がある。
換処理を、主走査方向の各画素の画像データの取り込み
周期の中で行うようにしたことから、副走査方向の画像
処理に要する時間が、画素データの取り込み処理時間に
吸収され、画像データの取り込みから他のメモリへの転
送までの画像処理を高速化できるという効果がある。
また、一のメモリから他のメモリに、専用のバスを介し
て処理画像データを転送するようにしたことから、デー
タ転送時間の短縮すなわち高速転送が可能なるという効
果がある。
て処理画像データを転送するようにしたことから、デー
タ転送時間の短縮すなわち高速転送が可能なるという効
果がある。
第１図は本発明に係るディジタル画像信号転送装置の基
本的構成を示すブロック図、第２図は第１の実施例を示
すブロック図、第３図、第４図、第５図は第２図の回路
の動作を示すタイミングチャート、第６図はデータ転送
内容を示す説明図、第７図は第２の実施例を示すブロッ
ク図、第８図はその動作を示すタイミングチャート、第
９図は従来の転送装置の概要を示すブロック図である。 １……イメージセンサ、２……Ａ／Ｄ変換部、３……画
像処理部、４……一のメモリ、５……他のメモリ、６…
…μCPU、７……バスインタフェース、８……バスイン
タフェース、９……システムバス、10,58……データバ
ス、11……データ選択部、20……DMAC。
本的構成を示すブロック図、第２図は第１の実施例を示
すブロック図、第３図、第４図、第５図は第２図の回路
の動作を示すタイミングチャート、第６図はデータ転送
内容を示す説明図、第７図は第２の実施例を示すブロッ
ク図、第８図はその動作を示すタイミングチャート、第
９図は従来の転送装置の概要を示すブロック図である。 １……イメージセンサ、２……Ａ／Ｄ変換部、３……画
像処理部、４……一のメモリ、５……他のメモリ、６…
…μCPU、７……バスインタフェース、８……バスイン
タフェース、９……システムバス、10,58……データバ
ス、11……データ選択部、20……DMAC。
Claims (2)
- 【請求項１】イメージセンサ等からの走査画像データを
ディジタル化してなる画像データを取り込んで線密度変
換処理を行う画像処理手段（３）と、該画像処理手段に
バス（10）を介して接続されたメモリ（４）を含んでな
り、 前記画像処理手段（３）は、画像データを主走査ライン
に沿って取り込んで同方向の線密度変換処理を行い、処
理した画素データを順次出力する主走査線密度変換処理
部（15）と、副走査方向の線密度変換処理にかかる前々
回と前回と現在の主走査ラインの画像データがそれぞれ
格納される第1,第２および第３のレジスタ（17,18,19）
と、予め設定された処理内容に従って少なくとも２つの
前記レジスタに格納された画像データを取り込んで１ラ
イン分の画像データに変換する副走査線密度変換部（2
1）と、タイミング制御部（54）とを含んでなり、 前記タイミング制御部（54）は、 前記主走査線密度変換部から前記画素データが順次出力
される周期に合わせて設定された周期ごとに、前記主走
査線密度変換部から順次出力される現在の主走査ライン
の画素データを前記第３のレジスタ（19）と前記メモリ
（４）に格納させる制御と、現在の主走査ラインの画素
データに対応する前回および前々回の主走査ラインの画
素データを前記メモリ（４）から前記第１と第２のレジ
スタ（17,18）にそれぞれ転送させる制御と、該転送後
に前記副走査線密度変換処理部（21）を実行させ該処理
された画素データを前記メモリ（４）に格納させる制御
とを、繰返し実行させる副走査線密度変換にかかるタイ
ミング制御と、 一の主走査ライン分の画素データの副走査線密度変換処
理が終了するタイミングごとに、該一ライン分の処理画
像データを前記メモリ（４）から前記バスを介して他の
メモリ（５）に転送させるタイミング制御とを含んでな
るディジタル画像データ処理装置。 - 【請求項２】特許請求の範囲第１項記載のデジタル画像
データ処理装置において、 前記タイミング制御部は、現在の主走査ラインの画素デ
ータを前記メモリ（４）に格納する前に、前記前々回の
画素データを前記メモリ（４）から読み出して前記第１
のレジスタ（17）に格納し、該読み出したメモリ領域に
現在の主走査ラインの画素データを格納することを特徴
とするデジタル画像データ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60139999A JPH0669206B2 (ja) | 1985-06-26 | 1985-06-26 | デイジタル画像データ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60139999A JPH0669206B2 (ja) | 1985-06-26 | 1985-06-26 | デイジタル画像データ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62164A JPS62164A (ja) | 1987-01-06 |
| JPH0669206B2 true JPH0669206B2 (ja) | 1994-08-31 |
Family
ID=15258575
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60139999A Expired - Lifetime JPH0669206B2 (ja) | 1985-06-26 | 1985-06-26 | デイジタル画像データ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0669206B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55137765A (en) * | 1979-04-16 | 1980-10-27 | Ricoh Co Ltd | Facsimile unit |
-
1985
- 1985-06-26 JP JP60139999A patent/JPH0669206B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62164A (ja) | 1987-01-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |