JPH0669218A - トランジスタの製造方法 - Google Patents
トランジスタの製造方法Info
- Publication number
- JPH0669218A JPH0669218A JP4222566A JP22256692A JPH0669218A JP H0669218 A JPH0669218 A JP H0669218A JP 4222566 A JP4222566 A JP 4222566A JP 22256692 A JP22256692 A JP 22256692A JP H0669218 A JPH0669218 A JP H0669218A
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- JP
- Japan
- Prior art keywords
- region
- substrate
- insulating film
- conductivity type
- polysilicon
- Prior art date
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- Pending
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Abstract
(57)【要約】
【目的】 素子分離領域およびコレクタ補償領域の横方
向への拡散の広がりを無くし、加工精度の向上とデバイ
スサイズの縮小化、ラッチアップ現象を防止する構造の
トランジスタの製造方法を提供する。 【構成】 第１導電型の基板上層部分に第２導電型の高
濃度埋め込み領域を形成した後、その領域近傍の基板上
層部分に第１導電型の高濃度埋め込み領域を形成し、そ
の基板表面上に絶縁膜を形成した後、コレクタ補償領域
とデバイス領域とを形成すべき位置の絶縁膜を除去し、
基板表面上にポリシリコンを堆積した後、そのポリシリ
コンに第２導電型の高濃度不純物を拡散し、デバイス領
域の基板表面と絶縁膜とが露出するようポリシリコンを
除去した後、デバイス領域上に選択的に第２導電型単結
晶エピタキシャル層を絶縁膜の厚さに形成する。
向への拡散の広がりを無くし、加工精度の向上とデバイ
スサイズの縮小化、ラッチアップ現象を防止する構造の
トランジスタの製造方法を提供する。 【構成】 第１導電型の基板上層部分に第２導電型の高
濃度埋め込み領域を形成した後、その領域近傍の基板上
層部分に第１導電型の高濃度埋め込み領域を形成し、そ
の基板表面上に絶縁膜を形成した後、コレクタ補償領域
とデバイス領域とを形成すべき位置の絶縁膜を除去し、
基板表面上にポリシリコンを堆積した後、そのポリシリ
コンに第２導電型の高濃度不純物を拡散し、デバイス領
域の基板表面と絶縁膜とが露出するようポリシリコンを
除去した後、デバイス領域上に選択的に第２導電型単結
晶エピタキシャル層を絶縁膜の厚さに形成する。
Description
【０００１】
【産業上の利用分野】本発明はトランジスタの製造方法
に関し、更に詳しくはエピタキシャル構造を有するトラ
ンジスタに関する。
に関し、更に詳しくはエピタキシャル構造を有するトラ
ンジスタに関する。
【０００２】
【従来の技術】エピタキシャル構造を有する従来の半導
体装置の一例を図３に示す。この構造のバイポーラトラ
ンジスタの製造方法は、まず、基板１１のパターニング
された部分にｎ+ 埋め込み層１３およびｐ+ 分離拡散層
１４ａを形成した後、エピタキシャル成長によってエピ
タキシャル成長層１７を形成する。その後、再び分離拡
散により、ｐ+ 分離拡散層１４ｂを形成し、先に形成し
たｐ+ 分離拡散層１４ａと重ね合わせる。また、ｎ+ 拡
散層１４ｃを形成する。
体装置の一例を図３に示す。この構造のバイポーラトラ
ンジスタの製造方法は、まず、基板１１のパターニング
された部分にｎ+ 埋め込み層１３およびｐ+ 分離拡散層
１４ａを形成した後、エピタキシャル成長によってエピ
タキシャル成長層１７を形成する。その後、再び分離拡
散により、ｐ+ 分離拡散層１４ｂを形成し、先に形成し
たｐ+ 分離拡散層１４ａと重ね合わせる。また、ｎ+ 拡
散層１４ｃを形成する。
【０００３】次に、べースパターニング、べース拡散に
よりべース領域１５を形成した後、エミッタパターニン
グ、エミッタ拡散によりエミッタ領域１６を形成する。
このように、従来の方法ではエピタキシャル成長の後、
素子分離領域形成のためにエピタキシャル成長層１７へ
の基板１１側からの分離拡散と、上方からの分離拡散を
行い、またコレクタ補償領域形成のために高濃度ｎ型不
純物の熱処理拡散を行う。
よりべース領域１５を形成した後、エミッタパターニン
グ、エミッタ拡散によりエミッタ領域１６を形成する。
このように、従来の方法ではエピタキシャル成長の後、
素子分離領域形成のためにエピタキシャル成長層１７へ
の基板１１側からの分離拡散と、上方からの分離拡散を
行い、またコレクタ補償領域形成のために高濃度ｎ型不
純物の熱処理拡散を行う。
【０００４】
【発明が解決しようとする課題】ところで、上述したよ
うに従来の方法では、素子分離領域およびコレクタ補償
領域形成のためには、高温長時間の熱処理が必要であ
る。この処理により、横方向への拡散の広がりが生じ、
このため、加工精度が低下し、また、デバイスサイズの
縮小化の障害となるという問題があった。
うに従来の方法では、素子分離領域およびコレクタ補償
領域形成のためには、高温長時間の熱処理が必要であ
る。この処理により、横方向への拡散の広がりが生じ、
このため、加工精度が低下し、また、デバイスサイズの
縮小化の障害となるという問題があった。
【０００５】本発明は上記の問題点を解決するためにな
されたものであり、素子分離領域およびコレクタ補償領
域の横方向への拡散の広がりを無くし、加工精度の向上
とデバイスサイズの縮小化を可能とし、さらにラッチア
ップ現象を防止する構造を実現することができるトラン
ジスタの製造方法を提供することを目的とする。
されたものであり、素子分離領域およびコレクタ補償領
域の横方向への拡散の広がりを無くし、加工精度の向上
とデバイスサイズの縮小化を可能とし、さらにラッチア
ップ現象を防止する構造を実現することができるトラン
ジスタの製造方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明のトランジスタの製造方法は、第１導電型
の基板上層部分に第２導電型の高濃度埋め込み領域を形
成した後、その埋め込み領域の近傍の上記基板上層部分
に第１導電型の高濃度埋め込み領域を形成し、その後、
その基板表面上に所定の厚みに絶縁膜を形成した後、コ
レクタ補償領域とデバイス領域とを形成すべき位置の上
記絶縁膜を除去し、その後、上記基板表面上にポリシリ
コンを堆積した後、そのポリシリコンに第２導電型の高
濃度不純物を拡散し、その後、上記デバイス領域の基板
表面と上記絶縁膜とが露出するよう上記ポリシリコンを
除去した後、上記デバイス領域上に選択的に第２導電型
の単結晶エピタキシャル層を上記絶縁膜の厚さに形成
し、その後、そのエピタキシャル層の上層部分にべース
領域、べース補償領域およびエミッタ領域を形成するこ
とによって特徴付けられる。
めに、本発明のトランジスタの製造方法は、第１導電型
の基板上層部分に第２導電型の高濃度埋め込み領域を形
成した後、その埋め込み領域の近傍の上記基板上層部分
に第１導電型の高濃度埋め込み領域を形成し、その後、
その基板表面上に所定の厚みに絶縁膜を形成した後、コ
レクタ補償領域とデバイス領域とを形成すべき位置の上
記絶縁膜を除去し、その後、上記基板表面上にポリシリ
コンを堆積した後、そのポリシリコンに第２導電型の高
濃度不純物を拡散し、その後、上記デバイス領域の基板
表面と上記絶縁膜とが露出するよう上記ポリシリコンを
除去した後、上記デバイス領域上に選択的に第２導電型
の単結晶エピタキシャル層を上記絶縁膜の厚さに形成
し、その後、そのエピタキシャル層の上層部分にべース
領域、べース補償領域およびエミッタ領域を形成するこ
とによって特徴付けられる。
【０００７】
【作用】素子分離領域およびコレクタ補償領域は絶縁膜
およびポリシリコンにより形成し、横方向への拡散は生
じない。つまり、素子分離領域およびコレクタ補償領域
は、その後の工程を経た後も形成された大きさの状態を
保つ。
およびポリシリコンにより形成し、横方向への拡散は生
じない。つまり、素子分離領域およびコレクタ補償領域
は、その後の工程を経た後も形成された大きさの状態を
保つ。
【０００８】また、絶縁膜により素子分離された構造を
有するので、ラッチアップは完全に防止される。
有するので、ラッチアップは完全に防止される。
【０００９】
【実施例】図１乃至図２は本発明実施例を説明する模式
断面図であり、ｎｐｎトランジスタの製造プロセスを例
に挙げて、以下に詳細に説明する。
断面図であり、ｎｐｎトランジスタの製造プロセスを例
に挙げて、以下に詳細に説明する。
【００１０】まず、ｐ型半導体基板１上に酸化膜（図示
せず）を形成し、埋め込み領域を形成する基板１上の酸
化膜を除去し、パターニングする。このパターニングさ
れた基板１の上層部分に砒素またはアンチモンを熱拡散
することにより、ｎ型高濃度コレクタ埋め込み領域３を
形成し、また、ホウ素熱拡散することにより、ｐ型高濃
度埋め込み素子分離領域２を形成する〔図１（ａ）〕。
せず）を形成し、埋め込み領域を形成する基板１上の酸
化膜を除去し、パターニングする。このパターニングさ
れた基板１の上層部分に砒素またはアンチモンを熱拡散
することにより、ｎ型高濃度コレクタ埋め込み領域３を
形成し、また、ホウ素熱拡散することにより、ｐ型高濃
度埋め込み素子分離領域２を形成する〔図１（ａ）〕。
【００１１】次に、将来素子分離に用いる絶縁膜とし
て、シリコン酸化膜４をＣＶＤ法により全面に堆積す
る。この時堆積するシリコン酸化膜４の厚さは、後述の
工程で形成するエピタキシャル層の厚さとほぼ等しくな
るようにする〔図１（ｂ）〕。
て、シリコン酸化膜４をＣＶＤ法により全面に堆積す
る。この時堆積するシリコン酸化膜４の厚さは、後述の
工程で形成するエピタキシャル層の厚さとほぼ等しくな
るようにする〔図１（ｂ）〕。
【００１２】次いで、コレクタ補償領域及びデバイス領
域に形成されているシリコン酸化膜４を異方性エッチン
グにより完全に除去し、基板１表面を露出させる〔図１
（ｃ）〕。
域に形成されているシリコン酸化膜４を異方性エッチン
グにより完全に除去し、基板１表面を露出させる〔図１
（ｃ）〕。
【００１３】次に、コレクタ補償領域のため、ｎ+ ポリ
シリコン５をＣＶＤ法により全面に堆積する〔図１
（ｄ）〕。次いで、等方性エッチングにより、デバイス
領域上及びシリコン酸化膜４上のｎ+ ポリシリコン５を
除去し、ｎ+ ポリシリコン５からなるコレクタ補償領域
５ａを形成する。このコレクタ補償領域５は周囲をシリ
コン酸化膜４に囲まれた構造をなし、素子分離のための
領域が形成される〔図２（ａ）〕。
シリコン５をＣＶＤ法により全面に堆積する〔図１
（ｄ）〕。次いで、等方性エッチングにより、デバイス
領域上及びシリコン酸化膜４上のｎ+ ポリシリコン５を
除去し、ｎ+ ポリシリコン５からなるコレクタ補償領域
５ａを形成する。このコレクタ補償領域５は周囲をシリ
コン酸化膜４に囲まれた構造をなし、素子分離のための
領域が形成される〔図２（ａ）〕。
【００１４】次に、ｎ型単結晶エピタキシャル層６を選
択的にデバイス領域に成長させる。このときのエピタキ
シャル層の厚みは先に形成したシリコン酸化膜４の厚さ
と等しくなるようにする〔図２（ｂ）〕。
択的にデバイス領域に成長させる。このときのエピタキ
シャル層の厚みは先に形成したシリコン酸化膜４の厚さ
と等しくなるようにする〔図２（ｂ）〕。
【００１５】その後、エピタキシャル層６の上層部分に
べース領域７ｂ、べース補償領域７ａを形成した後、べ
ース内にエミッタ領域８を形成する〔図２（ｃ）〕。そ
して、コレクタ補償領域５ａにコレクタ電極９Ｃを、エ
ミッタ領域８にエミッタ電極９Ｅを、またべース補償領
域７ａにべース電極９Ｂを形成する〔図２（ｄ）〕。
べース領域７ｂ、べース補償領域７ａを形成した後、べ
ース内にエミッタ領域８を形成する〔図２（ｃ）〕。そ
して、コレクタ補償領域５ａにコレクタ電極９Ｃを、エ
ミッタ領域８にエミッタ電極９Ｅを、またべース補償領
域７ａにべース電極９Ｂを形成する〔図２（ｄ）〕。
【００１６】このようにして形成されたｎｐｎトランジ
スタでは、素子分離領域及びコレクタ補償領域の形成の
際、熱処理拡散工程を用いることなく、絶縁体により素
子分離された構造が形成される。従って、ラッチアップ
現象を完全防止することができる。
スタでは、素子分離領域及びコレクタ補償領域の形成の
際、熱処理拡散工程を用いることなく、絶縁体により素
子分離された構造が形成される。従って、ラッチアップ
現象を完全防止することができる。
【００１７】なお、本発明実施例ではｎｐｎトランジス
タを例にとって説明したが、これに限ることなくｐｎｐ
トランジスタに適用できることはいうまでもない。
タを例にとって説明したが、これに限ることなくｐｎｐ
トランジスタに適用できることはいうまでもない。
【００１８】
【発明の効果】以上説明したように、本発明のトランジ
スタの製造方法によれば、エピタキシャル層を形成する
前に、素子分離領域およびコレクタ補償領域は絶縁膜お
よびポリシリコンにより形成するようにしたから、従来
のような熱処理拡散を必要とせず、横方向への拡散広が
りをなくすことができる。その結果、加工精度が向上
し、デバイスサイズ縮小化を実現できる。さらに、ラッ
チアップを完全に防止することができ、デバイスの特性
も向上する。
スタの製造方法によれば、エピタキシャル層を形成する
前に、素子分離領域およびコレクタ補償領域は絶縁膜お
よびポリシリコンにより形成するようにしたから、従来
のような熱処理拡散を必要とせず、横方向への拡散広が
りをなくすことができる。その結果、加工精度が向上
し、デバイスサイズ縮小化を実現できる。さらに、ラッ
チアップを完全に防止することができ、デバイスの特性
も向上する。
【図１】本発明実施例を経時的に説明する模式断面図
【図２】本発明実施例を経時的に説明する模式断面図
【図３】従来例を説明する模式断面図
１・・・・ｐ型半導体基板 ２・・・・ｐ型高濃度埋め込み素子分離領域 ３・・・・ｎ型高濃度コレクタ埋め込み領域 ４・・・・シリコン酸化膜 ５・・・・ｎ+ ポリシリコン ５ａ・・・・コレクタ補償領域 ６・・・・エピタキシャル層 ７・・・・べース領域 ７ａ・・・・べース補償領域 ８・・・・エミッタ領域 Ｘ・・・・デバイスサイズ
Claims (1)
- 【請求項１】 第１導電型の基板上層部分に第２導電型
の高濃度埋め込み領域を形成した後、その埋め込み領域
の近傍の上記基板上層部分に第１導電型の高濃度埋め込
み領域を形成し、その後、その基板表面上に所定の厚み
に絶縁膜を形成した後、コレクタ補償領域とデバイス領
域とを形成すべき位置の上記絶縁膜を除去し、その後、
上記基板表面上にポリシリコンを堆積した後、そのポリ
シリコンに第２導電型の高濃度不純物を拡散し、その
後、上記デバイス領域の基板表面と上記絶縁膜とが露出
するよう上記ポリシリコンを除去した後、上記デバイス
領域上に選択的に第２導電型の単結晶エピタキシャル層
を上記絶縁膜の厚さに形成し、その後、そのエピタキシ
ャル層の上層部分にべース領域、べース補償領域および
エミッタ領域を形成するトランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4222566A JPH0669218A (ja) | 1992-08-21 | 1992-08-21 | トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4222566A JPH0669218A (ja) | 1992-08-21 | 1992-08-21 | トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0669218A true JPH0669218A (ja) | 1994-03-11 |
Family
ID=16784473
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4222566A Pending JPH0669218A (ja) | 1992-08-21 | 1992-08-21 | トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0669218A (ja) |
-
1992
- 1992-08-21 JP JP4222566A patent/JPH0669218A/ja active Pending
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