JPH0669230A - Ｍｉｓｆｅｔの製造方法 - Google Patents
Ｍｉｓｆｅｔの製造方法Info
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- JPH0669230A JPH0669230A JP4217080A JP21708092A JPH0669230A JP H0669230 A JPH0669230 A JP H0669230A JP 4217080 A JP4217080 A JP 4217080A JP 21708092 A JP21708092 A JP 21708092A JP H0669230 A JPH0669230 A JP H0669230A
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- gate oxide
- pure water
- gate
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Abstract
(57)【要約】
【目的】 ゲート酸化膜耐圧のＡモードやＢモード不良
を無くし、信頼性の高いＭＩＳＦＥＴの製造方法を提供
する。 【構成】 ゲート酸化膜成長後の工程において、ゲート
酸化膜の表面を回転モータ４に取り付けられたブラシ５
によってブラッシングされる。その際、純水ノズル６で
ブラシ処理中および処理後、純水を吐出し、半導体ウエ
ハ１表面をリンスする。この時、ゲート酸化膜の表面は
純水との摩擦により静電気が発生し、マイナスに帯電す
る。この帯電後、イオン化しているウェット洗浄液で洗
浄を行い、その後、ゲート電極を形成する。
を無くし、信頼性の高いＭＩＳＦＥＴの製造方法を提供
する。 【構成】 ゲート酸化膜成長後の工程において、ゲート
酸化膜の表面を回転モータ４に取り付けられたブラシ５
によってブラッシングされる。その際、純水ノズル６で
ブラシ処理中および処理後、純水を吐出し、半導体ウエ
ハ１表面をリンスする。この時、ゲート酸化膜の表面は
純水との摩擦により静電気が発生し、マイナスに帯電す
る。この帯電後、イオン化しているウェット洗浄液で洗
浄を行い、その後、ゲート電極を形成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体素子、特にＭＩ
ＳＦＥＴ（Ｍｅｔａｌ ＩｎｓｕｌａｔｅｒＳｅｍｉｃ
ｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａ
ｎｓｉｓｔｅｒ）の製造方法に関するものである。
ＳＦＥＴ（Ｍｅｔａｌ ＩｎｓｕｌａｔｅｒＳｅｍｉｃ
ｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａ
ｎｓｉｓｔｅｒ）の製造方法に関するものである。
【０００２】
【従来の技術】従来、このような分野の技術としては、
例えば、以下に示すようなものがあった。図１１はかか
る従来の一般的なＮ型ＭＯＳトランジスタの断面図であ
る。この図において、Ｐ型のシリコン基板５１にＮ型の
ソースおよびドレイン５２、その上にゲート酸化膜５３
及びフィールド酸化膜５５を形成し、そのゲート酸化膜
５３上に多結晶Ｓｉより成るゲート電極５４を形成し
て、その上に配線分離用絶縁膜５６を形成する。そこ
で、配線分離用絶縁膜５６に選択的エッチングにより、
コンタクトホールを形成して、配線用金属膜５７を配線
する。
例えば、以下に示すようなものがあった。図１１はかか
る従来の一般的なＮ型ＭＯＳトランジスタの断面図であ
る。この図において、Ｐ型のシリコン基板５１にＮ型の
ソースおよびドレイン５２、その上にゲート酸化膜５３
及びフィールド酸化膜５５を形成し、そのゲート酸化膜
５３上に多結晶Ｓｉより成るゲート電極５４を形成し
て、その上に配線分離用絶縁膜５６を形成する。そこ
で、配線分離用絶縁膜５６に選択的エッチングにより、
コンタクトホールを形成して、配線用金属膜５７を配線
する。
【０００３】このように構成されるＭＯＳトランジスタ
の１つの問題点として、ゲート酸化膜５３の絶縁破壊に
よる信頼性の低下が挙げられる。このゲート酸化膜５３
の電気的耐圧特性を調査する１つの方法を示したものが
図１２である。Ｐ型基板６１上にはゲート酸化膜６２が
形成され、このゲート酸化膜６２としては１０〜５０ｎ
ｍの酸化膜が現在一般的に用いられている。また、ゲー
ト酸化膜６２上には多結晶Ｓｉゲート電極６３が形成さ
れ、この調査においては、耐圧の感度を向上させるた
め、通常のトランジスタに比較して大幅に広い面積、例
えば、１０〜３０ｍｍ2 が用いられている。
の１つの問題点として、ゲート酸化膜５３の絶縁破壊に
よる信頼性の低下が挙げられる。このゲート酸化膜５３
の電気的耐圧特性を調査する１つの方法を示したものが
図１２である。Ｐ型基板６１上にはゲート酸化膜６２が
形成され、このゲート酸化膜６２としては１０〜５０ｎ
ｍの酸化膜が現在一般的に用いられている。また、ゲー
ト酸化膜６２上には多結晶Ｓｉゲート電極６３が形成さ
れ、この調査においては、耐圧の感度を向上させるた
め、通常のトランジスタに比較して大幅に広い面積、例
えば、１０〜３０ｍｍ2 が用いられている。
【０００４】このように作製された構造において、端子
６４をゲート電極６３に接触させ、ゲート酸化膜６２の
耐圧を測定する。この時の測定方法としては、可変電圧
源６５を低電圧より順次上昇させることにより、電流計
６６により、規定電流が流れる電圧をゲート酸化膜６２
の絶縁耐圧と判定している。この時のゲート酸化膜６２
の耐圧分布を示したものが図１３であり、ゲート酸化膜
６２は２０ｎｍで、ゲート電極６３の面積は２０ｍｍ2
であり、判定電流は４μＡ／ｃｍ2 である。ゲート酸化
膜６２の耐圧はＡモードと呼ばれている低電圧グループ
と、中電圧のＢモードグループ及び酸化膜本来の耐圧を
示すＣモードグループに別れて分布している一般的な耐
圧分布を示している。
６４をゲート電極６３に接触させ、ゲート酸化膜６２の
耐圧を測定する。この時の測定方法としては、可変電圧
源６５を低電圧より順次上昇させることにより、電流計
６６により、規定電流が流れる電圧をゲート酸化膜６２
の絶縁耐圧と判定している。この時のゲート酸化膜６２
の耐圧分布を示したものが図１３であり、ゲート酸化膜
６２は２０ｎｍで、ゲート電極６３の面積は２０ｍｍ2
であり、判定電流は４μＡ／ｃｍ2 である。ゲート酸化
膜６２の耐圧はＡモードと呼ばれている低電圧グループ
と、中電圧のＢモードグループ及び酸化膜本来の耐圧を
示すＣモードグループに別れて分布している一般的な耐
圧分布を示している。
【０００５】
【発明が解決しようとする課題】このように、一般的に
形成されたゲート酸化膜においては、ＡモードやＢモー
ドと呼ばれる低耐圧部分が存在しているため、信頼性が
低下するという問題点がある。この不良を防止するた
め、電圧ストレス試験を行い、初期的な不良を取り除く
ようにしているが、完全な防止対策とは成り得ず、コス
ト的な問題も発生していた。
形成されたゲート酸化膜においては、ＡモードやＢモー
ドと呼ばれる低耐圧部分が存在しているため、信頼性が
低下するという問題点がある。この不良を防止するた
め、電圧ストレス試験を行い、初期的な不良を取り除く
ようにしているが、完全な防止対策とは成り得ず、コス
ト的な問題も発生していた。
【０００６】本発明は、以上述べたゲート酸化膜耐圧の
ＡモードやＢモード不良を無くし、信頼性の高いＭＩＳ
ＦＥＴの製造方法を提供することを目的とする。
ＡモードやＢモード不良を無くし、信頼性の高いＭＩＳ
ＦＥＴの製造方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明は、上記目的を達
成するために、ＭＩＳＦＥＴの製造方法において、ＭＩ
ＳＦＥＴのゲート絶縁膜を成長させる工程と、このゲー
ト絶縁膜表面を所定電位に帯電させる工程と、ゲート電
極用金属膜を成長させる工程とを施すようにしたもので
ある。
成するために、ＭＩＳＦＥＴの製造方法において、ＭＩ
ＳＦＥＴのゲート絶縁膜を成長させる工程と、このゲー
ト絶縁膜表面を所定電位に帯電させる工程と、ゲート電
極用金属膜を成長させる工程とを施すようにしたもので
ある。
【０００８】また、ゲート絶縁膜表面を所定電位に帯電
させる工程の後に、イオン化した溶液中で洗浄する工程
を施すようにしたものである。
させる工程の後に、イオン化した溶液中で洗浄する工程
を施すようにしたものである。
【０００９】
【作用】本発明によれば、上記したように、ＭＩＳＦＥ
Ｔの製造方法において、ゲート酸化膜成長後の工程にお
いて、ゲート酸化膜の表面を所定の電位に帯電させた
後、イオン化しているウェット洗浄液で洗浄を行い、そ
の後、ゲート電極を形成する。
Ｔの製造方法において、ゲート酸化膜成長後の工程にお
いて、ゲート酸化膜の表面を所定の電位に帯電させた
後、イオン化しているウェット洗浄液で洗浄を行い、そ
の後、ゲート電極を形成する。
【００１０】したがって、機械的に付着したパーティク
ルや静電気力によって付着したパーティクルが完全に除
去され、ゲート酸化膜上に成長するゲート電極としての
多結晶Ｓｉが均一となるため、ゲート酸化膜の電気的耐
圧が向上する。
ルや静電気力によって付着したパーティクルが完全に除
去され、ゲート酸化膜上に成長するゲート電極としての
多結晶Ｓｉが均一となるため、ゲート酸化膜の電気的耐
圧が向上する。
【００１１】
【実施例】以下、本発明の実施例について図を参照しな
がら詳細に説明する。図１は本発明の実施例を示すＭＩ
ＳＦＥＴの製造工程フローチャートである。まず、アク
ティブ工程等のゲート膜形成工程以前の処理を行い、
耐圧向上を目的とするゲート酸化膜（ＳｉＯ2 膜）を、
例えば２０ｎｍ成長させる（ステップ）。次に、純
水を用いたブラシスクラブで帯電処理を行い（ステップ
）、次に、イオン化している洗浄液、例えば硫酸、
過酸化水素水と純水の混合液でディップ洗浄を行い（ス
テップ）、多結晶シリコンゲート電極の形成を行い
（ステップ）、ＰＯＣｌ3 の拡散を行い（ステップ
）、その後は一般的な処理によりウエハプロセスを行
う。
がら詳細に説明する。図１は本発明の実施例を示すＭＩ
ＳＦＥＴの製造工程フローチャートである。まず、アク
ティブ工程等のゲート膜形成工程以前の処理を行い、
耐圧向上を目的とするゲート酸化膜（ＳｉＯ2 膜）を、
例えば２０ｎｍ成長させる（ステップ）。次に、純
水を用いたブラシスクラブで帯電処理を行い（ステップ
）、次に、イオン化している洗浄液、例えば硫酸、
過酸化水素水と純水の混合液でディップ洗浄を行い（ス
テップ）、多結晶シリコンゲート電極の形成を行い
（ステップ）、ＰＯＣｌ3 の拡散を行い（ステップ
）、その後は一般的な処理によりウエハプロセスを行
う。
【００１２】図２は本発明の実施例を示すゲート酸化膜
の帯電処理の一例を示す図である。ここでは、スクラバ
と呼ばれ、従来から用いられている半導体ウエハを純水
とともにブラシでスクラブし、ウエハ表面に付着した異
物を除去する装置の概略を示している。まず、ゲート酸
化工程を完了した半導体ウエハ１は、導電性を有するス
ピン・チャック２によって真空吸着され、回転軸３によ
って回転動作すると共に、半導体ウエハ１表面は、回転
モータ４に取り付けられたブラシ５によってブラッシン
グされる。この時、スピン・チャック２はＧＮＤ電位に
接続されているものとする。また、ブラシ５はスウイン
グ軸によって半導体ウエハ１の中心部から周辺部にスウ
イングされる。更に、純水ノズル６でブラシ処理中およ
び処理後、純水を吐出し、半導体ウエハ１表面をリンス
する。この時、ゲート酸化膜の表面は純水との摩擦によ
り静電気が発生し帯電する。
の帯電処理の一例を示す図である。ここでは、スクラバ
と呼ばれ、従来から用いられている半導体ウエハを純水
とともにブラシでスクラブし、ウエハ表面に付着した異
物を除去する装置の概略を示している。まず、ゲート酸
化工程を完了した半導体ウエハ１は、導電性を有するス
ピン・チャック２によって真空吸着され、回転軸３によ
って回転動作すると共に、半導体ウエハ１表面は、回転
モータ４に取り付けられたブラシ５によってブラッシン
グされる。この時、スピン・チャック２はＧＮＤ電位に
接続されているものとする。また、ブラシ５はスウイン
グ軸によって半導体ウエハ１の中心部から周辺部にスウ
イングされる。更に、純水ノズル６でブラシ処理中およ
び処理後、純水を吐出し、半導体ウエハ１表面をリンス
する。この時、ゲート酸化膜の表面は純水との摩擦によ
り静電気が発生し帯電する。
【００１３】図３はこの時のゲート酸化膜のスクラブ時
間（秒）と帯電電圧（Ｖ）との関係を示す図である。ス
クラブ条件は６インチの半導体ウエハで約２〜４ｋｇｆ
／ｃｍ2 の低圧で、半導体ウエハ中心部に２００〜４０
０ｃｃ／ｍの純水量を回転数１０００ｒｐｍでリンス処
理したものである。この時、半導体ウエハ１の酸化膜
は、純水との摩擦によりマイナス帯電、つまり電子がチ
ャージされ、処理時間とともに徐々に増加し、ある値で
飽和特性を示す。
間（秒）と帯電電圧（Ｖ）との関係を示す図である。ス
クラブ条件は６インチの半導体ウエハで約２〜４ｋｇｆ
／ｃｍ2 の低圧で、半導体ウエハ中心部に２００〜４０
０ｃｃ／ｍの純水量を回転数１０００ｒｐｍでリンス処
理したものである。この時、半導体ウエハ１の酸化膜
は、純水との摩擦によりマイナス帯電、つまり電子がチ
ャージされ、処理時間とともに徐々に増加し、ある値で
飽和特性を示す。
【００１４】この飽和帯電電圧とゲート酸化膜厚の相関
を示したものが図４である。薄い方からゲート酸化膜厚
１００ｎｍ位までは、膜厚に比例法値、つまり１２ＭＶ
／ｃｍの値を示している。更に、図５は、ゲート酸化膜
厚２０ｎｍにおいて、ウエハ回転数を１０００ｒｐｍか
ら、３０００ｒｐｍ，６０００ｒｐｍと変化させた時の
リンス時間に対する帯電量を示したものである。ウエハ
回転数１０００ｒｐｍにおいては、飽和帯電圧を示すの
に約４００秒を要するのに対して、３０００ｒｐｍでは
約１００秒、６０００ｒｐｍでは、３０秒と速く飽和さ
せることができる。
を示したものが図４である。薄い方からゲート酸化膜厚
１００ｎｍ位までは、膜厚に比例法値、つまり１２ＭＶ
／ｃｍの値を示している。更に、図５は、ゲート酸化膜
厚２０ｎｍにおいて、ウエハ回転数を１０００ｒｐｍか
ら、３０００ｒｐｍ，６０００ｒｐｍと変化させた時の
リンス時間に対する帯電量を示したものである。ウエハ
回転数１０００ｒｐｍにおいては、飽和帯電圧を示すの
に約４００秒を要するのに対して、３０００ｒｐｍでは
約１００秒、６０００ｒｐｍでは、３０秒と速く飽和さ
せることができる。
【００１５】この帯電は、図６に示すように、純水リン
スとブラシスクラブの組み合わせ（○印）は、純水リン
スのみ（▲印）と同一の値を示すことから、純水と酸化
膜の摩擦のみで決定されていることが判る。しかる後、
イオン化している洗浄液、例えば硫酸と過酸化水素水、
純水の混合液にディップ洗浄し、純水リンスおよびスピ
ンドライ乾燥を行う。その後、電極材、例えば多結晶Ｓ
ｉ膜を、約６００℃でＳｉＨ4 を熱分解して成長させ、
更に、ＰＯＣｌ3 等の熱拡散で多結晶Ｓｉを拡散し、ホ
トリソ及びエッチング技術でゲート電極パターンを形成
する。このようにして、ＭＯＳＦＥＴを作製する。
スとブラシスクラブの組み合わせ（○印）は、純水リン
スのみ（▲印）と同一の値を示すことから、純水と酸化
膜の摩擦のみで決定されていることが判る。しかる後、
イオン化している洗浄液、例えば硫酸と過酸化水素水、
純水の混合液にディップ洗浄し、純水リンスおよびスピ
ンドライ乾燥を行う。その後、電極材、例えば多結晶Ｓ
ｉ膜を、約６００℃でＳｉＨ4 を熱分解して成長させ、
更に、ＰＯＣｌ3 等の熱拡散で多結晶Ｓｉを拡散し、ホ
トリソ及びエッチング技術でゲート電極パターンを形成
する。このようにして、ＭＯＳＦＥＴを作製する。
【００１６】図７〜図９はこのようにして作製されるＭ
ＯＳＦＥＴ２０ｎｍゲート酸化膜の耐圧を、ブラシスク
ラブ時の帯電電圧を変化させて測定した図である。図７
は一般的なブラシスクラブでパーティクルを除去する条
件が、ウエハ回転数１０００ｒｐｍ、ブラシ及び純水リ
ンスの合計時間約３０秒で、この時の酸化膜への帯電量
は−６Ｖである。この条件におけるゲート酸化膜の耐圧
分布の向上がやや見られるものの、ブラシスクラブを行
わない場合は、図１３とほぼ同じ特性を示し、Ａモー
ド、Ｂモードの不良の発生が見られる。
ＯＳＦＥＴ２０ｎｍゲート酸化膜の耐圧を、ブラシスク
ラブ時の帯電電圧を変化させて測定した図である。図７
は一般的なブラシスクラブでパーティクルを除去する条
件が、ウエハ回転数１０００ｒｐｍ、ブラシ及び純水リ
ンスの合計時間約３０秒で、この時の酸化膜への帯電量
は−６Ｖである。この条件におけるゲート酸化膜の耐圧
分布の向上がやや見られるものの、ブラシスクラブを行
わない場合は、図１３とほぼ同じ特性を示し、Ａモー
ド、Ｂモードの不良の発生が見られる。
【００１７】ところが、図８で示すように、ブラシスク
ラブおよび純水リンス時間をゲート酸化膜２０ｎｍで４
００秒とし、飽和帯電圧の約−２４Ｖまで帯電させた結
果、ゲート酸化膜耐圧は、Ａモード及びＢモード不良が
大幅に減少し、殆どのエリアで酸化膜の真性耐圧である
Ｃモード値を示している。この条件では、図５に示した
ように、ウエハ回転数１０００ｒｐｍにおいては、飽和
帯電圧を示すのに約４００秒の純水リンスが必要であ
り、大幅に処理時間が延びてしまう。なお、図５に示し
たように、３０００ｒｐｍでは、１００秒、６０００ｒ
ｐｍでは、３０秒と高速回転を行うと、短時間で飽和帯
電量に達することができる。
ラブおよび純水リンス時間をゲート酸化膜２０ｎｍで４
００秒とし、飽和帯電圧の約−２４Ｖまで帯電させた結
果、ゲート酸化膜耐圧は、Ａモード及びＢモード不良が
大幅に減少し、殆どのエリアで酸化膜の真性耐圧である
Ｃモード値を示している。この条件では、図５に示した
ように、ウエハ回転数１０００ｒｐｍにおいては、飽和
帯電圧を示すのに約４００秒の純水リンスが必要であ
り、大幅に処理時間が延びてしまう。なお、図５に示し
たように、３０００ｒｐｍでは、１００秒、６０００ｒ
ｐｍでは、３０秒と高速回転を行うと、短時間で飽和帯
電量に達することができる。
【００１８】図９は本発明によるＭＯＳＦＥＴ２０ｎｍ
ゲート酸化膜をウエハ回転数６０００ｒｐｍで３０秒純
水リンスした時の耐圧分布である。図８と同様に、Ａモ
ード，Ｂモード不良がなくなり、Ｃモードの真性耐圧値
を示しており、耐圧の大幅な向上が図られている。一
方、同様な方法で、飽和帯電させた後、イオン化溶液で
洗浄を行わず、帯電した状態で直接多結晶Ｓｉ膜を成長
させた半導体ウエハの耐圧分布を示したのが図１０であ
る。
ゲート酸化膜をウエハ回転数６０００ｒｐｍで３０秒純
水リンスした時の耐圧分布である。図８と同様に、Ａモ
ード，Ｂモード不良がなくなり、Ｃモードの真性耐圧値
を示しており、耐圧の大幅な向上が図られている。一
方、同様な方法で、飽和帯電させた後、イオン化溶液で
洗浄を行わず、帯電した状態で直接多結晶Ｓｉ膜を成長
させた半導体ウエハの耐圧分布を示したのが図１０であ
る。
【００１９】イオン化溶液での洗浄なしでのウエハにお
いても、若干のＡモード、Ｂモード不良が見られるもの
の、ブラシスクラブ無しの図１０の耐圧分布と比較し
て、大幅な向上が見られる。これらの結果から考えられ
ることは、ブラシスクラブによって酸化膜表面に付着し
ているパーティクルは完全に除去され、その後の多結晶
Ｓｉ成長時における不完全成長要因が防止される。更
に、図８及び図９に示すように、酸化膜の最大帯電圧
は、１２ＭＶ／ｃｍと一般的に言われている酸化膜の真
性電圧と一致している。つまり、マイナスの電荷である
電子は、ゲート酸化膜の表面に帯電し、これ以上、ゲー
ト酸化膜と純水の摩擦を行っても酸化膜の耐圧以上とな
って、一部ミクロ的に酸化膜を通して基板のＳｉに電荷
が流れてしまうと考えられる。このように、全体的に表
面には、酸化膜耐圧に等しい電荷、つまり電子が存在し
ているとともに、一部の酸化膜表面は、電荷がリーク
し、余分な電子が無い状態、つまり、酸化膜表面の電子
分布が大幅に異なる状態となっている。
いても、若干のＡモード、Ｂモード不良が見られるもの
の、ブラシスクラブ無しの図１０の耐圧分布と比較し
て、大幅な向上が見られる。これらの結果から考えられ
ることは、ブラシスクラブによって酸化膜表面に付着し
ているパーティクルは完全に除去され、その後の多結晶
Ｓｉ成長時における不完全成長要因が防止される。更
に、図８及び図９に示すように、酸化膜の最大帯電圧
は、１２ＭＶ／ｃｍと一般的に言われている酸化膜の真
性電圧と一致している。つまり、マイナスの電荷である
電子は、ゲート酸化膜の表面に帯電し、これ以上、ゲー
ト酸化膜と純水の摩擦を行っても酸化膜の耐圧以上とな
って、一部ミクロ的に酸化膜を通して基板のＳｉに電荷
が流れてしまうと考えられる。このように、全体的に表
面には、酸化膜耐圧に等しい電荷、つまり電子が存在し
ているとともに、一部の酸化膜表面は、電荷がリーク
し、余分な電子が無い状態、つまり、酸化膜表面の電子
分布が大幅に異なる状態となっている。
【００２０】一般的に熱分解によるＣＶＤの膜堆積は、
表面の電子が大きく関与すると考えられており、ブラシ
スクラブ直後の表面の電子状態の分布ムラは、多結晶Ｓ
ｉの成長異常となって現れると考えられる。このように
成長した構造のゲート酸化膜と多結晶Ｓｉにおいては、
界面の凹凸や熱ストレス等により、酸化膜の耐圧は劣化
し、Ａモード不良となる。
表面の電子が大きく関与すると考えられており、ブラシ
スクラブ直後の表面の電子状態の分布ムラは、多結晶Ｓ
ｉの成長異常となって現れると考えられる。このように
成長した構造のゲート酸化膜と多結晶Ｓｉにおいては、
界面の凹凸や熱ストレス等により、酸化膜の耐圧は劣化
し、Ａモード不良となる。
【００２１】一方、ブラシスクラブ後、帯電した状態
で、イオン化した洗浄液にディップすると、帯電電子は
液中に解放され帯電は減少する。また、酸化膜表面にメ
カニカル的に付着していた粒子はブラシスクラブで除去
され、表面には静電吸着力による粒子が付着している
が、この粒子も帯電で洗浄液中で解放されると同時に酸
化膜表面から放たれることになる。
で、イオン化した洗浄液にディップすると、帯電電子は
液中に解放され帯電は減少する。また、酸化膜表面にメ
カニカル的に付着していた粒子はブラシスクラブで除去
され、表面には静電吸着力による粒子が付着している
が、この粒子も帯電で洗浄液中で解放されると同時に酸
化膜表面から放たれることになる。
【００２２】このようにして、ブラシスクラブ及びイオ
ン化した洗浄液での処理後の酸化膜の表面は、電子の帯
電がなくて、非常にクリーンな状態となっている。この
ような状態で、多結晶Ｓｉ成長を行うと、酸化膜表面で
均一な多結晶Ｓｉ成長が開始され、安定した多結晶Ｓｉ
酸化膜界面が得られ、良好な酸化膜耐圧を示すようにな
る。
ン化した洗浄液での処理後の酸化膜の表面は、電子の帯
電がなくて、非常にクリーンな状態となっている。この
ような状態で、多結晶Ｓｉ成長を行うと、酸化膜表面で
均一な多結晶Ｓｉ成長が開始され、安定した多結晶Ｓｉ
酸化膜界面が得られ、良好な酸化膜耐圧を示すようにな
る。
【００２３】なお、本発明は上記実施例に限定されるも
のではなく、本発明の趣旨に基づき種々の変形が可能で
あり、それらを本発明の範囲から排除するものではな
い。
のではなく、本発明の趣旨に基づき種々の変形が可能で
あり、それらを本発明の範囲から排除するものではな
い。
【００２４】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、ＭＩＳＦＥＴのゲート絶縁膜表面を、所定電位
に帯電させるようにしたので、ゲート酸化膜の耐圧分布
特性の向上を図ることができる。また、ＭＩＳＦＥＴの
ゲート絶縁膜の帯電後、イオン化した溶液中で洗浄する
ことにより、機械的に付着したパーティクルや静電気力
によって付着したパーティクルが完全に除去され、ゲー
ト酸化膜上に成長するゲート電極としての多結晶Ｓｉが
均一となるため、ゲート酸化膜の電気的耐圧が向上し、
ＭＩＳＦＥＴの初期歩留まりと信頼性の向上を図ること
ができる。
よれば、ＭＩＳＦＥＴのゲート絶縁膜表面を、所定電位
に帯電させるようにしたので、ゲート酸化膜の耐圧分布
特性の向上を図ることができる。また、ＭＩＳＦＥＴの
ゲート絶縁膜の帯電後、イオン化した溶液中で洗浄する
ことにより、機械的に付着したパーティクルや静電気力
によって付着したパーティクルが完全に除去され、ゲー
ト酸化膜上に成長するゲート電極としての多結晶Ｓｉが
均一となるため、ゲート酸化膜の電気的耐圧が向上し、
ＭＩＳＦＥＴの初期歩留まりと信頼性の向上を図ること
ができる。
【図１】本発明の実施例を示すＭＩＳＦＥＴの製造工程
フローチャートである。
フローチャートである。
【図２】本発明の実施例を示すゲート酸化膜の帯電処理
の一例を示す図である。
の一例を示す図である。
【図３】本発明の実施例を示す各ゲート酸化膜のスクラ
ブ時間と帯電電圧との関係を示す図である。
ブ時間と帯電電圧との関係を示す図である。
【図４】本発明の実施例を示すゲート酸化膜の飽和帯電
電圧とゲート酸化膜厚の相関を示す図である。
電圧とゲート酸化膜厚の相関を示す図である。
【図５】本発明の実施例を示す半導体ウエハ回転数と帯
電速度特性図である。
電速度特性図である。
【図６】本発明の実施例を示すブラシスクラブと純水リ
ンス処理による帯電電圧特性図である。
ンス処理による帯電電圧特性図である。
【図７】本発明の実施例を示すＭＯＳＦＥＴ２０ｎｍゲ
ート酸化膜耐圧分布特性図（半導体ウエハ回転数１００
０ｒｐｍ，ブラシスクラブ３０秒）である。
ート酸化膜耐圧分布特性図（半導体ウエハ回転数１００
０ｒｐｍ，ブラシスクラブ３０秒）である。
【図８】本発明の実施例を示すＭＯＳＦＥＴ２０ｎｍゲ
ート酸化膜耐圧分布特性図（半導体ウエハ回転数１００
０ｒｐｍ，ブラシスクラブ４００秒）である。
ート酸化膜耐圧分布特性図（半導体ウエハ回転数１００
０ｒｐｍ，ブラシスクラブ４００秒）である。
【図９】本発明の実施例を示すＭＯＳＦＥＴ２０ｎｍゲ
ート酸化膜耐圧分布特性図（半導体ウエハ回転数６００
０ｒｐｍ，ブラシスクラブ３０秒）である。
ート酸化膜耐圧分布特性図（半導体ウエハ回転数６００
０ｒｐｍ，ブラシスクラブ３０秒）である。
【図１０】本発明の実施例を示す酸化膜耐圧分布特性図
である。
である。
【図１１】従来の一般的なＮ型ＭＯＳトランジスタの断
面図である。
面図である。
【図１２】ゲート酸化膜の電気的耐圧特性を調査する方
法を示す図である。
法を示す図である。
【図１３】従来のゲート酸化膜の耐圧分布を示す図であ
る。
る。
１ 半導体ウエハ ２ スピン・チャック ３ 回転軸 ４ 回転モータ ５ ブラシ ６ 純水ノズル
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 8831−4Ｍ Ｈ０１Ｌ 21/30 ３４１ Ｌ
Claims (3)
- 【請求項１】（ａ）ＭＩＳＦＥＴのゲート絶縁膜を成長
させる工程と、 （ｂ）該ゲート絶縁膜表面を所定電位に帯電させる工程
と、 （ｃ）ゲート電極用金属膜を成長させる工程とを施すこ
とを特徴とするＭＩＳＦＥＴの製造方法。 - 【請求項２】（ａ）ＭＩＳＦＥＴのゲート絶縁膜を成長
させる工程と、 （ｂ）該ゲート絶縁膜表面を所定電位に帯電させる工程
と、 （ｃ）イオン化した溶液中で洗浄する工程と、 （ｄ）ゲート電極用金属膜を成長させる工程とを施すこ
とを特徴とするＭＩＳＦＥＴの製造方法。 - 【請求項３】 ゲート絶縁膜表面の帯電は回転させた絶
縁体を前記ゲート絶縁膜に接触させながら絶縁性液体で
リンスし、絶縁体との摩擦力により行う請求項１又は２
記載のＭＩＳＦＥＴの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4217080A JP3034699B2 (ja) | 1992-08-17 | 1992-08-17 | Ｍｉｓｆｅｔの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4217080A JP3034699B2 (ja) | 1992-08-17 | 1992-08-17 | Ｍｉｓｆｅｔの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0669230A true JPH0669230A (ja) | 1994-03-11 |
| JP3034699B2 JP3034699B2 (ja) | 2000-04-17 |
Family
ID=16698517
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4217080A Expired - Fee Related JP3034699B2 (ja) | 1992-08-17 | 1992-08-17 | Ｍｉｓｆｅｔの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3034699B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10223584A (ja) * | 1997-02-07 | 1998-08-21 | Dainippon Screen Mfg Co Ltd | 基板洗浄装置 |
-
1992
- 1992-08-17 JP JP4217080A patent/JP3034699B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10223584A (ja) * | 1997-02-07 | 1998-08-21 | Dainippon Screen Mfg Co Ltd | 基板洗浄装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3034699B2 (ja) | 2000-04-17 |
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