JPH0669349A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0669349A JPH0669349A JP21985392A JP21985392A JPH0669349A JP H0669349 A JPH0669349 A JP H0669349A JP 21985392 A JP21985392 A JP 21985392A JP 21985392 A JP21985392 A JP 21985392A JP H0669349 A JPH0669349 A JP H0669349A
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- Japan
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- interlayer insulating
- insulating film
- film
- groove
- metal
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【目的】層間絶縁膜に形成した溝の中に金属を埋め込ん
で配線とすることにより、完全に平坦な層間絶縁膜を実
現する。スルーホール深さを揃えて、多層配線の加工精
度を改善する。 【構成】半導体基板１に層間絶縁膜２を形成したのち、
レジスト３をマスクとしてエッチングして溝４を形成し
てから金属膜５を堆積する。つぎにレジスト３と共に不
要の金属膜５を除去する。つぎに選択ＣＶＤ法により下
層配線６を形成したのち層間絶縁膜７を堆積する。つぎ
に層間絶縁膜７をエッチングしてスルーホール８を開口
したのち、選択ＣＶＤ法により金属膜９を埋め込む。つ
ぎに層間絶縁膜７をエッチングして溝を形成したのち、
溝の底面に金属膜１０を形成してから、アルミニウム系
金属からなる上層配線１１を形成する。
で配線とすることにより、完全に平坦な層間絶縁膜を実
現する。スルーホール深さを揃えて、多層配線の加工精
度を改善する。 【構成】半導体基板１に層間絶縁膜２を形成したのち、
レジスト３をマスクとしてエッチングして溝４を形成し
てから金属膜５を堆積する。つぎにレジスト３と共に不
要の金属膜５を除去する。つぎに選択ＣＶＤ法により下
層配線６を形成したのち層間絶縁膜７を堆積する。つぎ
に層間絶縁膜７をエッチングしてスルーホール８を開口
したのち、選択ＣＶＤ法により金属膜９を埋め込む。つ
ぎに層間絶縁膜７をエッチングして溝を形成したのち、
溝の底面に金属膜１０を形成してから、アルミニウム系
金属からなる上層配線１１を形成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特に半導体集積回路の多層配線の形成工程におけ
る層間絶縁膜に形成したスルーホールの埋め込みに関す
るものである。
関し、特に半導体集積回路の多層配線の形成工程におけ
る層間絶縁膜に形成したスルーホールの埋め込みに関す
るものである。
【０００２】
【従来の技術】半導体集積回路の高集積化・高密度化に
より、内部回路を相互接続するため多層配線が用いられ
ているものが多い。
より、内部回路を相互接続するため多層配線が用いられ
ているものが多い。
【０００３】従来の多層配線の形成方法について、図３
（ａ）〜（ｄ）を参照して説明する。
（ａ）〜（ｄ）を参照して説明する。
【０００４】はじめに図３（ａ）に示すように、半導体
基板１上に層間絶縁膜２を形成したのち、厚さ０．５〜
１．０μｍの金属膜を堆積してからレジスト（図示せ
ず）をマスクとしてエッチングすることにより金属膜か
らなる下層配線１２を形成する。つぎに全面に厚さ０．
５〜１．０μｍの層間絶縁膜１３を堆積したのち、ＳＯ
Ｇ、ポリイミドおよびレジストのうち１つからなる塗布
膜１４を形成する。
基板１上に層間絶縁膜２を形成したのち、厚さ０．５〜
１．０μｍの金属膜を堆積してからレジスト（図示せ
ず）をマスクとしてエッチングすることにより金属膜か
らなる下層配線１２を形成する。つぎに全面に厚さ０．
５〜１．０μｍの層間絶縁膜１３を堆積したのち、ＳＯ
Ｇ、ポリイミドおよびレジストのうち１つからなる塗布
膜１４を形成する。
【０００５】つぎに図３（ｂ）に示すように、塗布膜１
４と層間絶縁膜１３とのエッチングレートがほぼ等しく
なる条件でエッチバックして層間絶縁膜１３を平坦化す
る。
４と層間絶縁膜１３とのエッチングレートがほぼ等しく
なる条件でエッチバックして層間絶縁膜１３を平坦化す
る。
【０００６】つぎに図３（ｃ）に示すように、厚さ０．
５〜１．０μｍの層間絶縁膜１５を堆積したのち、レジ
スト（図示せず）をマスクとしてエッチングして金属膜
１２に達するスルーホール１６を開口する。つぎに選択
ＣＶＤによりスルーホール１６にＷ（タングステン）な
どからなる金属膜１７を埋め込む。
５〜１．０μｍの層間絶縁膜１５を堆積したのち、レジ
スト（図示せず）をマスクとしてエッチングして金属膜
１２に達するスルーホール１６を開口する。つぎに選択
ＣＶＤによりスルーホール１６にＷ（タングステン）な
どからなる金属膜１７を埋め込む。
【０００７】つぎに図３（ｄ）に示すように上層配線１
８を形成する。
８を形成する。
【０００８】
【発明が解決しようとする課題】従来の多層配線の形成
方法では、平坦化された層間絶縁膜上に上層配線を形成
したのち、塗布膜を用いて平坦化するので、つぎのよう
な問題が生じている。
方法では、平坦化された層間絶縁膜上に上層配線を形成
したのち、塗布膜を用いて平坦化するので、つぎのよう
な問題が生じている。
【０００９】図４（ａ）に示すように、孤立した下層配
線１２上の塗布膜１４は、大面積の下層配線上の塗布膜
よりも薄くなる。これは塗布膜を形成するとき表面張力
によって生じる現象である。
線１２上の塗布膜１４は、大面積の下層配線上の塗布膜
よりも薄くなる。これは塗布膜を形成するとき表面張力
によって生じる現象である。
【００１０】そのあと図４（ｂ）に示すように、エッチ
バックを行なうと孤立した下層配線１２上の層間絶縁膜
１３は、大面積の下層配線上の層間絶縁膜よりも薄くな
る。
バックを行なうと孤立した下層配線１２上の層間絶縁膜
１３は、大面積の下層配線上の層間絶縁膜よりも薄くな
る。
【００１１】具体例を挙げると幅１〜２μｍの下層配線
と、幅１００μｍの下層配線とが並んでいるところに、
厚さ１．０μｍの層間絶縁膜を堆積したのち、塗布膜を
形成してからエッチバックを行なう。このとき幅１〜２
μｍの下層配線上の層間絶縁膜の残膜の厚さを２００〜
３００ｎｍとすると、幅１００μｍの下層配線上の残膜
の厚さは６００〜７００ｎｍとなる。
と、幅１００μｍの下層配線とが並んでいるところに、
厚さ１．０μｍの層間絶縁膜を堆積したのち、塗布膜を
形成してからエッチバックを行なう。このとき幅１〜２
μｍの下層配線上の層間絶縁膜の残膜の厚さを２００〜
３００ｎｍとすると、幅１００μｍの下層配線上の残膜
の厚さは６００〜７００ｎｍとなる。
【００１２】そのため図５に示すように、左側の配線の
ない領域と大面積の下層配線１２および上層配線１８が
重なった領域とでは配線の膜厚が加わり、その上の層間
絶縁膜１９表面に大きな高低差ｄを生じる。
ない領域と大面積の下層配線１２および上層配線１８が
重なった領域とでは配線の膜厚が加わり、その上の層間
絶縁膜１９表面に大きな高低差ｄを生じる。
【００１３】焦点深度を越えた高低差ｄのあるところで
は、微細なレジストパターンを形成することができな
い。そのため配線ピッチ（間隔）を縮小することができ
ないので、半導体集積回路の高集積化を進めるうえでの
障害となっている。
は、微細なレジストパターンを形成することができな
い。そのため配線ピッチ（間隔）を縮小することができ
ないので、半導体集積回路の高集積化を進めるうえでの
障害となっている。
【００１４】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板の一主面上に層間絶縁膜を堆積し
たのち、前記層間絶縁膜に溝を形成する工程と、前記溝
の底面に第１の金属膜を形成する工程と、前記第１の金
属上に第２の金属膜を選択的に成長させて前記溝を埋め
込む工程とを含むものである。
造方法は、半導体基板の一主面上に層間絶縁膜を堆積し
たのち、前記層間絶縁膜に溝を形成する工程と、前記溝
の底面に第１の金属膜を形成する工程と、前記第１の金
属上に第２の金属膜を選択的に成長させて前記溝を埋め
込む工程とを含むものである。
【００１５】
【実施例】本発明の第１の実施例について、図１（ａ）
〜（ｄ）を参照して説明する。
〜（ｄ）を参照して説明する。
【００１６】はじめに図１（ａ）に示すように、半導体
基板１上に厚さ１〜２μｍの酸化シリコンまたは窒化シ
リコンからなる層間絶縁膜２を形成したのち、レジスト
３をマスクとしてエッチングして深さ０．５〜１．０μ
ｍの溝４を形成してから全面に厚さ５０〜１００ｎｍの
Ｗ（タングステン）またはＴｉＮ（窒化チタン）などの
高融点金属からなる金属膜５を堆積する。
基板１上に厚さ１〜２μｍの酸化シリコンまたは窒化シ
リコンからなる層間絶縁膜２を形成したのち、レジスト
３をマスクとしてエッチングして深さ０．５〜１．０μ
ｍの溝４を形成してから全面に厚さ５０〜１００ｎｍの
Ｗ（タングステン）またはＴｉＮ（窒化チタン）などの
高融点金属からなる金属膜５を堆積する。
【００１７】このとき金属膜５が溝４のレジスト３と層
間絶縁膜２との間で段切れしていなければならない。そ
のため層間絶縁膜２に溝４を形成するとき、サイドエッ
チングが生じる条件でエッチングを行ない、レジスト３
の開口よりも層間絶縁膜２の溝４の幅を若干（５０〜１
００ｎｍ）拡げる。そのあとスパッタ法により金属膜５
を堆積すれば、層間絶縁膜２の溝４側面には金属膜５は
堆積しない。
間絶縁膜２との間で段切れしていなければならない。そ
のため層間絶縁膜２に溝４を形成するとき、サイドエッ
チングが生じる条件でエッチングを行ない、レジスト３
の開口よりも層間絶縁膜２の溝４の幅を若干（５０〜１
００ｎｍ）拡げる。そのあとスパッタ法により金属膜５
を堆積すれば、層間絶縁膜２の溝４側面には金属膜５は
堆積しない。
【００１８】つぎに図１（ｂ）に示すように、レジスト
３と共に不要の金属膜５を除去して溝４の底面のみに金
属膜５を残す。
３と共に不要の金属膜５を除去して溝４の底面のみに金
属膜５を残す。
【００１９】つぎに図１（ｃ）に示すように、選択ＣＶ
Ｄ（気相成長）法により溝４にＡｌ（アルミニウム）系
金属を埋め込んで下層配線６を形成したのち、酸化シリ
コンまたは窒化シリコンからなる層間絶縁膜７を堆積す
る。つぎに層間絶縁膜７をエッチングして下層配線６に
達するスルーホール８を開口したのち、選択ＣＶＤ法に
よりタングステンなどの高融点金属からなる金属膜９を
埋め込む。
Ｄ（気相成長）法により溝４にＡｌ（アルミニウム）系
金属を埋め込んで下層配線６を形成したのち、酸化シリ
コンまたは窒化シリコンからなる層間絶縁膜７を堆積す
る。つぎに層間絶縁膜７をエッチングして下層配線６に
達するスルーホール８を開口したのち、選択ＣＶＤ法に
よりタングステンなどの高融点金属からなる金属膜９を
埋め込む。
【００２０】つぎに図１（ｄ）に示すように、再びレジ
スト（図示せず）をマスクとして層間絶縁膜７をエッチ
ングして溝を形成したのち、溝の底面にタングステンま
たは窒化チタンなどの高融点金属からなる金属膜１０を
形成してから、Ａｌ系金属からなる上層配線１１を形成
する。
スト（図示せず）をマスクとして層間絶縁膜７をエッチ
ングして溝を形成したのち、溝の底面にタングステンま
たは窒化チタンなどの高融点金属からなる金属膜１０を
形成してから、Ａｌ系金属からなる上層配線１１を形成
する。
【００２１】つぎに本発明の第２の実施例について、図
２（ａ）〜（ｄ）を参照して説明する。
２（ａ）〜（ｄ）を参照して説明する。
【００２２】はじめに図２（ａ）に示すように、半導体
基板１上に層間絶縁膜２を形成したのち、レジスト（図
示せず）をマスクとして層間絶縁膜２をエッチングして
溝４を形成してからレジストを除去する。つぎに全面に
厚さ３０〜５０ｎｍのタングステンまたは窒化チタンな
どの高融点金属からなる金属膜５を堆積したのち、ＳＯ
Ｇ、ポリイミドおよびレジストのうち１つからなる塗布
膜１４を形成する。
基板１上に層間絶縁膜２を形成したのち、レジスト（図
示せず）をマスクとして層間絶縁膜２をエッチングして
溝４を形成してからレジストを除去する。つぎに全面に
厚さ３０〜５０ｎｍのタングステンまたは窒化チタンな
どの高融点金属からなる金属膜５を堆積したのち、ＳＯ
Ｇ、ポリイミドおよびレジストのうち１つからなる塗布
膜１４を形成する。
【００２３】つぎに図２（ｂ）に示すように、塗布膜１
４と金属膜５とのエッチングレートがほぼ等しくなる条
件でエッチバックして溝４を除く層間絶縁膜２上の金属
膜５を完全に除去する。
４と金属膜５とのエッチングレートがほぼ等しくなる条
件でエッチバックして溝４を除く層間絶縁膜２上の金属
膜５を完全に除去する。
【００２４】つぎに図４（ｃ）に示すように、ウェット
エッチングにより溝４に残った塗布膜１４を除去して金
属膜５表面を露出させる。
エッチングにより溝４に残った塗布膜１４を除去して金
属膜５表面を露出させる。
【００２５】つぎに図２（ｄ）に示すように、選択ＣＶ
Ｄ法によりＡｌ系金属を埋め込んで下層配線６を形成す
る。このあと第１の実施例と同様にして上層配線（図示
せず）を形成することができる。
Ｄ法によりＡｌ系金属を埋め込んで下層配線６を形成す
る。このあと第１の実施例と同様にして上層配線（図示
せず）を形成することができる。
【００２６】
【発明の効果】層間絶縁膜に形成した溝に選択的に配線
を形成するので、配線による段差がなくなり完全に平坦
な層間絶縁膜を実現することができた。
を形成するので、配線による段差がなくなり完全に平坦
な層間絶縁膜を実現することができた。
【００２７】その結果、段差による加工寸法の差がなく
なり、スルーホール深さの下地パターン依存性もなくな
った。総てのスルーホール深さを揃えることができ、容
易に微細寸法の多層配線を形成することができる。
なり、スルーホール深さの下地パターン依存性もなくな
った。総てのスルーホール深さを揃えることができ、容
易に微細寸法の多層配線を形成することができる。
【図１】本発明の第１の実施例を工程順に示す断面図で
ある。
ある。
【図２】本発明の第２の実施例を工程順に示す断面図で
ある。
ある。
【図３】従来の多層配線の形成方法を示す断面図であ
る。
る。
【図４】従来の多層配線の形成方法の問題点を示す断面
図である。
図である。
【図５】従来の多層配線の問題点を示す断面図である。
１ 半導体基板 ２ 層間絶縁膜 ３ レジスト ４ 溝 ５ 金属膜 ６ 下層配線 ７ 層間絶縁膜 ８ スルーホール ９ 金属膜 １０ 金属膜 １１ 上層配線 １２ 下層配線 １３ 層間絶縁膜 １４ 塗布膜 １５ 層間絶縁膜 １６ スルーホール １７ 金属膜 １８ 上層配線 ｄ 層間絶縁膜の高低差
Claims (1)
- 【請求項１】 半導体基板の一主面上に層間絶縁膜を堆
積したのち、前記層間絶縁膜に溝を形成する工程と、前
記溝の底面に第１の金属膜を形成する工程と、前記第１
の金属上に第２の金属膜を選択的に成長させて前記溝を
埋め込む工程とを含む半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21985392A JPH0669349A (ja) | 1992-08-19 | 1992-08-19 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21985392A JPH0669349A (ja) | 1992-08-19 | 1992-08-19 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0669349A true JPH0669349A (ja) | 1994-03-11 |
Family
ID=16742091
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21985392A Pending JPH0669349A (ja) | 1992-08-19 | 1992-08-19 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0669349A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09306994A (ja) * | 1996-05-16 | 1997-11-28 | Lg Semicon Co Ltd | 半導体装置の配線形成方法 |
-
1992
- 1992-08-19 JP JP21985392A patent/JPH0669349A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09306994A (ja) * | 1996-05-16 | 1997-11-28 | Lg Semicon Co Ltd | 半導体装置の配線形成方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990330 |