JPH0669472A - マスタースライス型半導体集積回路 - Google Patents
マスタースライス型半導体集積回路Info
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- JPH0669472A JPH0669472A JP4219353A JP21935392A JPH0669472A JP H0669472 A JPH0669472 A JP H0669472A JP 4219353 A JP4219353 A JP 4219353A JP 21935392 A JP21935392 A JP 21935392A JP H0669472 A JPH0669472 A JP H0669472A
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- channel
- transistor group
- gate electrode
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/90—Masterslice integrated circuits
- H10D84/903—Masterslice integrated circuits comprising field effect technology
- H10D84/907—CMOS gate arrays
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 本発明はマスタースライス型半導体集積回路
に関し、従来と比べさらに高密度化を図ることのできる
基本セル構造とする。 【構成】 従来の基本セルと同様なＰチャンネルトラン
ジスタ群１０、Ｎチャンネルトランジスタ群２０に加
え、これらＰチャンネルトランジスタ群、Ｎチャンネル
トランジスタ群に対し所定の位置関係をもって形成され
た、互いに並行に左右方向に延びる２本のゲート電極６
１、６２とこれら２本のゲート電極により互いに上下に
隔てられた３つのＮチャンネルソースドレイン領域６
３、６４、６５とからなる第２のＮチャンネルトランジ
スタ群６０を有する基本セルを構造とする。
に関し、従来と比べさらに高密度化を図ることのできる
基本セル構造とする。 【構成】 従来の基本セルと同様なＰチャンネルトラン
ジスタ群１０、Ｎチャンネルトランジスタ群２０に加
え、これらＰチャンネルトランジスタ群、Ｎチャンネル
トランジスタ群に対し所定の位置関係をもって形成され
た、互いに並行に左右方向に延びる２本のゲート電極６
１、６２とこれら２本のゲート電極により互いに上下に
隔てられた３つのＮチャンネルソースドレイン領域６
３、６４、６５とからなる第２のＮチャンネルトランジ
スタ群６０を有する基本セルを構造とする。
Description
【０００１】
【産業上の利用分野】本発明はゲート使用効率を高めた
マスタースライス型半導体集積回路に関する。
マスタースライス型半導体集積回路に関する。
【０００２】
【従来の技術】従来よりマスタースライス方式の半導体
集積回路が多用されている。このマスタースライス方式
とは、所定の構造の基本セルをあらかじめＬＳＩチップ
上に多数形成しておき、基本セル間の配線を追加するこ
とにより所望の動作を行なう集積回路を完成させる方式
をいう。このマスタースライス方式では配線に関するマ
スクパターンを作成するだけで種々の集積回路を完成さ
せることができ、少量多品種生産に向いている。
集積回路が多用されている。このマスタースライス方式
とは、所定の構造の基本セルをあらかじめＬＳＩチップ
上に多数形成しておき、基本セル間の配線を追加するこ
とにより所望の動作を行なう集積回路を完成させる方式
をいう。このマスタースライス方式では配線に関するマ
スクパターンを作成するだけで種々の集積回路を完成さ
せることができ、少量多品種生産に向いている。
【０００３】図３は、マスタースライス方式の一般的な
基本セルの構造を示した図である。図の上下方向に第１
及び第２のゲート電極１１，１２が延び、これら第１及
び第２のゲート電極１１，１２により、第１、第２及び
第３のＰチャンネルソースドレイン領域１３，１４，１
５が互いに左右に隔てられて形成されており、これによ
り、２個のＰチャンネルトランジスタからなるＰチャン
ネルトランジスタ群１０が形成されている。
基本セルの構造を示した図である。図の上下方向に第１
及び第２のゲート電極１１，１２が延び、これら第１及
び第２のゲート電極１１，１２により、第１、第２及び
第３のＰチャンネルソースドレイン領域１３，１４，１
５が互いに左右に隔てられて形成されており、これによ
り、２個のＰチャンネルトランジスタからなるＰチャン
ネルトランジスタ群１０が形成されている。
【０００４】またこのＰチャンネルトランジスタ群１０
の、図の下方に隣接して、２個のＮチャンネルトランジ
スタからなるＮチャンネルトランジスタ群２０が形成さ
れている。このＮチャンネルトランジスタ群２０もＰチ
ャンネルトランジスタ群１０と同様の構造であり、図の
上下方向に第３及び第４のゲート電極２１，２２が延
び、これら第３及び第４のゲート電極２１，２２によ
り、第１、第２及び第３のＮチャンネルソースドレイン
領域２３，２４，２５が互いに左右に隔てられて形成さ
れている。
の、図の下方に隣接して、２個のＮチャンネルトランジ
スタからなるＮチャンネルトランジスタ群２０が形成さ
れている。このＮチャンネルトランジスタ群２０もＰチ
ャンネルトランジスタ群１０と同様の構造であり、図の
上下方向に第３及び第４のゲート電極２１，２２が延
び、これら第３及び第４のゲート電極２１，２２によ
り、第１、第２及び第３のＮチャンネルソースドレイン
領域２３，２４，２５が互いに左右に隔てられて形成さ
れている。
【０００５】これらＰチャンネルトランジスタ群１０と
Ｎチャンネルトランジスタ群２０とにより基本セルが構
成され、この基本セルがウェハ上に多数配列されてい
る。上記のように構成された基本セルを用いてＲＡＭを
構成する場合について説明する。図４，図５は、ＲＡＭ
の最小の単位であるメモリセルを表した回路図である。
Ｎチャンネルトランジスタ群２０とにより基本セルが構
成され、この基本セルがウェハ上に多数配列されてい
る。上記のように構成された基本セルを用いてＲＡＭを
構成する場合について説明する。図４，図５は、ＲＡＭ
の最小の単位であるメモリセルを表した回路図である。
【０００６】図の縦方向にビット線３１、ビットバー線
３２が延び、図の横方向にワード線３３が延びている。
ビット線３１と、インバータ３６の入力及びインバータ
３７の出力との間にＮチャンネルトランジスタ３４が接
続されており、該Ｎチャンネルトランジスタ３４のゲー
トはワード線３３に接続されている。また、ビットバー
線３２と、インバータ３７の入力及びインバータ３６の
出力との間にはＮチャンネルトランジスタ３５が接続さ
れており、該Ｎチャンネルトランジスタ３５のゲートは
ワード線３３に接続されている。インバータ３６；３７
は、図５に示すように、Ｐチャンネルトランジスタ３６
ａ；３７ａとＮチャンネルトランジスタ３６ｂ；３７ｂ
により構成されている。
３２が延び、図の横方向にワード線３３が延びている。
ビット線３１と、インバータ３６の入力及びインバータ
３７の出力との間にＮチャンネルトランジスタ３４が接
続されており、該Ｎチャンネルトランジスタ３４のゲー
トはワード線３３に接続されている。また、ビットバー
線３２と、インバータ３７の入力及びインバータ３６の
出力との間にはＮチャンネルトランジスタ３５が接続さ
れており、該Ｎチャンネルトランジスタ３５のゲートは
ワード線３３に接続されている。インバータ３６；３７
は、図５に示すように、Ｐチャンネルトランジスタ３６
ａ；３７ａとＮチャンネルトランジスタ３６ｂ；３７ｂ
により構成されている。
【０００７】図６は、図３に示す基本セルを用いて図
４，図５に示すメモリセルを構成する場合の実体配線図
である。図中に示す白丸印はコンタクトを表わす。図３
に示す基本セルを用いる場合、基本セルを２つ用いて図
６のような配線を行なうことによりＲＡＭのメモリセル
が構成される。このメモリセルは、図５に示すようにＰ
チャンネルトランジスタ２個、Ｎチャンネルトランジス
タ４個で構成されるため、図６に示すように、図の上部
左側の、ゲート電極１１、ソースドレイン領域１３，１
４からなるＰチャンネルトランジスタ、および図の上部
右側のゲート電極１２、ソースドレイン領域１４，１５
からなるＰチャンネルトランジスタが使用されず無駄と
なる。
４，図５に示すメモリセルを構成する場合の実体配線図
である。図中に示す白丸印はコンタクトを表わす。図３
に示す基本セルを用いる場合、基本セルを２つ用いて図
６のような配線を行なうことによりＲＡＭのメモリセル
が構成される。このメモリセルは、図５に示すようにＰ
チャンネルトランジスタ２個、Ｎチャンネルトランジス
タ４個で構成されるため、図６に示すように、図の上部
左側の、ゲート電極１１、ソースドレイン領域１３，１
４からなるＰチャンネルトランジスタ、および図の上部
右側のゲート電極１２、ソースドレイン領域１４，１５
からなるＰチャンネルトランジスタが使用されず無駄と
なる。
【０００８】図７は、従来の提案に係る他の基本セルの
構造を示した図である（特公平２−４３３４９号公報参
照）。図３に示す基本セルと同一の要素には図３に付し
た番号と同一の番号を付して示し、相違点についてのみ
説明する。この基本セルは、図３に示すＰチャンネルト
ランジスタ群１０のゲート電極１１，１２とＮチャンネ
ルトランジスタ群２０のゲート電極２１，２２が接続さ
れた構造をなしており、さらに、Ｎチャンネルトランジ
スタ群２０の下方に小型のトランジスタからなる第２の
Ｎチャンネルトランジスタ群５０が形成されている。こ
の第２のＮチャンネルトランジスタ群５０は、図の左右
方向に延びるゲート電極５１と、該ゲート電極５１によ
り上下に分離されたＮチャンネルソースドレイン電極５
２，５３と、やはりゲート電極５１により上下に分離さ
れたＮチャンネルソースドレイン電極５４，５５とによ
り構成されている。
構造を示した図である（特公平２−４３３４９号公報参
照）。図３に示す基本セルと同一の要素には図３に付し
た番号と同一の番号を付して示し、相違点についてのみ
説明する。この基本セルは、図３に示すＰチャンネルト
ランジスタ群１０のゲート電極１１，１２とＮチャンネ
ルトランジスタ群２０のゲート電極２１，２２が接続さ
れた構造をなしており、さらに、Ｎチャンネルトランジ
スタ群２０の下方に小型のトランジスタからなる第２の
Ｎチャンネルトランジスタ群５０が形成されている。こ
の第２のＮチャンネルトランジスタ群５０は、図の左右
方向に延びるゲート電極５１と、該ゲート電極５１によ
り上下に分離されたＮチャンネルソースドレイン電極５
２，５３と、やはりゲート電極５１により上下に分離さ
れたＮチャンネルソースドレイン電極５４，５５とによ
り構成されている。
【０００９】図８は、図７に示す基本セルを用いて図
４，図５に示すメモリセルを構成する場合の実体配線図
である。図７に示す基本セルを用いると、使用されない
無駄なトランジスタが発生することはなくなる。
４，図５に示すメモリセルを構成する場合の実体配線図
である。図７に示す基本セルを用いると、使用されない
無駄なトランジスタが発生することはなくなる。
【００１０】
【発明が解決しようとする課題】前述したように図３に
示す一般的な基本セルを用いてメモリセルを構成した場
合無駄なトランジスタが発生し、高密度化の妨げとなる
という問題がある。また、図７に示す基本セルの場合ト
ランジスタの無駄は生じないが、第２のＮ型トランジス
タ群５０において２つのＮチャンネルトランジスタが図
の左右に並べられており、このことがやはり高密度化の
妨げとなるという問題がある。
示す一般的な基本セルを用いてメモリセルを構成した場
合無駄なトランジスタが発生し、高密度化の妨げとなる
という問題がある。また、図７に示す基本セルの場合ト
ランジスタの無駄は生じないが、第２のＮ型トランジス
タ群５０において２つのＮチャンネルトランジスタが図
の左右に並べられており、このことがやはり高密度化の
妨げとなるという問題がある。
【００１１】本発明は、上記事情に鑑み、従来と比べさ
らに高密度化を図ることのできる基本セル構造をもつマ
スタースライス型半導体集積回路を提供することを目的
とする。
らに高密度化を図ることのできる基本セル構造をもつマ
スタースライス型半導体集積回路を提供することを目的
とする。
【００１２】
【課題を解決するための手段】上記目的を達成するため
の本発明のマスタースライス型半導体集積回路は、
（１）互いに並行に上下方向に延びる第１及び第２のゲ
ート電極とこれら第１及び第２のゲート電極により互い
に左右に隔てられた第１、第２及び第３のＰチャンネル
ソースドレイン領域とからなるＰチャンネルトランジス
タ群、（２）該Ｐチャンネルトランジスタ群に上下方向
に隣接して配置された、互いに並行に上下方向に延びる
第３及び第４のゲート電極とこれら第３及び第４のゲー
ト電極により互いに左右に隔てられた第１、第２及び第
３のＮチャンネルソースドレイン領域とからなる第１の
Ｎチャンネルトランジスタ群、並びに、（３）該第１の
Ｎチャンネルトランジスタ群に上下方向に隣接して配置
された、互いに並行に左右方向に延びる第５及び第６の
ゲート電極とこれら第５及び第６のゲート電極により互
いに上下に隔てられた第４、第５及び第６のＮチャンネ
ルソースドレイン領域とからなる第２のＮチャンネルト
ランジスタ群を有し、（４）上記第１のゲート電極、上
記第１のＰチャンネルソースドレイン領域、上記第３の
ゲート電極、上記第１のＮチャンネルソースドレイン領
域、並びに上記第５及び第６のゲート電極の各コンタク
トが上下方向に延びる第１の直線上に配置され、（５）
上記第２のＰチャンネルソースドレイン領域、上記第２
のＮチャンネルソースドレイン領域、並びに上記第４、
第５及び第６のＮチャンネルソースドレイン領域の各コ
ンタクトが上下方向に延びる第２の直線上に配置され、
さらに、（６）上記第２のゲート電極、上記第３のＰチ
ャンネルソースドレイン領域、上記第４のゲート電極、
前記第３のＮチャンネルソースドレイン領域、並びに上
記第５及び第６のゲート電極の各コンタクトが上下方向
に延びる第３の直線上に配置されてなる基本セルが多数
配列されてなることを特徴とするものである。
の本発明のマスタースライス型半導体集積回路は、
（１）互いに並行に上下方向に延びる第１及び第２のゲ
ート電極とこれら第１及び第２のゲート電極により互い
に左右に隔てられた第１、第２及び第３のＰチャンネル
ソースドレイン領域とからなるＰチャンネルトランジス
タ群、（２）該Ｐチャンネルトランジスタ群に上下方向
に隣接して配置された、互いに並行に上下方向に延びる
第３及び第４のゲート電極とこれら第３及び第４のゲー
ト電極により互いに左右に隔てられた第１、第２及び第
３のＮチャンネルソースドレイン領域とからなる第１の
Ｎチャンネルトランジスタ群、並びに、（３）該第１の
Ｎチャンネルトランジスタ群に上下方向に隣接して配置
された、互いに並行に左右方向に延びる第５及び第６の
ゲート電極とこれら第５及び第６のゲート電極により互
いに上下に隔てられた第４、第５及び第６のＮチャンネ
ルソースドレイン領域とからなる第２のＮチャンネルト
ランジスタ群を有し、（４）上記第１のゲート電極、上
記第１のＰチャンネルソースドレイン領域、上記第３の
ゲート電極、上記第１のＮチャンネルソースドレイン領
域、並びに上記第５及び第６のゲート電極の各コンタク
トが上下方向に延びる第１の直線上に配置され、（５）
上記第２のＰチャンネルソースドレイン領域、上記第２
のＮチャンネルソースドレイン領域、並びに上記第４、
第５及び第６のＮチャンネルソースドレイン領域の各コ
ンタクトが上下方向に延びる第２の直線上に配置され、
さらに、（６）上記第２のゲート電極、上記第３のＰチ
ャンネルソースドレイン領域、上記第４のゲート電極、
前記第３のＮチャンネルソースドレイン領域、並びに上
記第５及び第６のゲート電極の各コンタクトが上下方向
に延びる第３の直線上に配置されてなる基本セルが多数
配列されてなることを特徴とするものである。
【００１３】
【作用】本発明のマスタースライス型半導体集積回路
は、図３に示すＰチャンネルトランジスタ群１０及びＮ
チャンネルトランジスタ群２０と同様の、Ｐチャンネル
トランジスタ群（上記（１））及びＮチャンネルトラン
ジスタ群（上記（２））に加え、図７に示す基本セルと
同様に、第２のＮチャンネルトランジスタ群（上記
（３））を備えた基本セルが多数配列されたものである
が、本発明の第２のＮチャンネルトランジスタ群は、互
いに並行に左右方向に延びる第５及び第６のゲート電極
とこれら第５及び第６のゲート電極により互いに上下に
隔てられた第４、第５及び第６のＮチャンネルソースド
レイン領域とから構成され、かつ上記（４），（５），
（６）に示す位置関係にあることから、従来よりも一層
高密度に基本セルを配置することができる。
は、図３に示すＰチャンネルトランジスタ群１０及びＮ
チャンネルトランジスタ群２０と同様の、Ｐチャンネル
トランジスタ群（上記（１））及びＮチャンネルトラン
ジスタ群（上記（２））に加え、図７に示す基本セルと
同様に、第２のＮチャンネルトランジスタ群（上記
（３））を備えた基本セルが多数配列されたものである
が、本発明の第２のＮチャンネルトランジスタ群は、互
いに並行に左右方向に延びる第５及び第６のゲート電極
とこれら第５及び第６のゲート電極により互いに上下に
隔てられた第４、第５及び第６のＮチャンネルソースド
レイン領域とから構成され、かつ上記（４），（５），
（６）に示す位置関係にあることから、従来よりも一層
高密度に基本セルを配置することができる。
【００１４】ここで、本発明において、メモリセルを構
成する場合は、第２のＮチャンネルトランジスタ群を構
成するＮチャンネルトランジスタも使用して１つの基本
セルで無駄なくメモリセルが構成されるが、ロジックを
構成する場合は、第２のＮチャンネルトランジスタ群を
構成するＮチャンネルトランジスタは使用されず、した
がってこの場合一見無駄のように思われるが、この部分
はそれぞれのロジック間の配線領域として使用すること
が可能であり、したがって無駄な領域とはならない。こ
の点についてさらに補足する。近年のＬＳＩの大規模化
に伴い、１つのチップ内で使用される基本セルの数は著
しく増加してきている。この増加に伴い、基本セルで構
成されたロジック間の配線も増加しており、この配線に
使用するチップ内の面積は５０〜７０％にも達してい
る。したがってロジックを構成する場合、この第２のＮ
チャンネルトランジスタ群が形成された領域を配線領域
として使用することによりロジックを構成する場合の無
駄も生じないこととなる。
成する場合は、第２のＮチャンネルトランジスタ群を構
成するＮチャンネルトランジスタも使用して１つの基本
セルで無駄なくメモリセルが構成されるが、ロジックを
構成する場合は、第２のＮチャンネルトランジスタ群を
構成するＮチャンネルトランジスタは使用されず、した
がってこの場合一見無駄のように思われるが、この部分
はそれぞれのロジック間の配線領域として使用すること
が可能であり、したがって無駄な領域とはならない。こ
の点についてさらに補足する。近年のＬＳＩの大規模化
に伴い、１つのチップ内で使用される基本セルの数は著
しく増加してきている。この増加に伴い、基本セルで構
成されたロジック間の配線も増加しており、この配線に
使用するチップ内の面積は５０〜７０％にも達してい
る。したがってロジックを構成する場合、この第２のＮ
チャンネルトランジスタ群が形成された領域を配線領域
として使用することによりロジックを構成する場合の無
駄も生じないこととなる。
【００１５】このように、本発明の基本セル構造を採用
することにより、メモリセルを構成する場合は従来より
もさらに高密度に構成され、ロジックを構成する場合も
無駄が増加することはなく、したがって全体として高密
度の回路構成が可能となる。
することにより、メモリセルを構成する場合は従来より
もさらに高密度に構成され、ロジックを構成する場合も
無駄が増加することはなく、したがって全体として高密
度の回路構成が可能となる。
【００１６】
【実施例】以下、本発明の実施例について説明する。図
１は、本発明の一実施例に係る基本セルの構造を示した
図である。図中の丸印はコンタクトを形成することので
きる位置を示している。この図１に示す基本セルを構成
するＰチャンネルトランジスタ群１０及びＮチャンネル
トランジスタ群２０は、図３に示すＰチャンネルトラン
ジスタ群１０及びＮチャンネルトランジスタ群２０とそ
れぞれ同一の構造を有している。
１は、本発明の一実施例に係る基本セルの構造を示した
図である。図中の丸印はコンタクトを形成することので
きる位置を示している。この図１に示す基本セルを構成
するＰチャンネルトランジスタ群１０及びＮチャンネル
トランジスタ群２０は、図３に示すＰチャンネルトラン
ジスタ群１０及びＮチャンネルトランジスタ群２０とそ
れぞれ同一の構造を有している。
【００１７】また、小型のＮチャンネルトランジスタか
ら構成される第２のＮチャンネルトランジスタ群６０
は、互いに並行に左右方向に延びる第５及び第６のゲー
ト電極６１，６２、およびこれら第５及び第６のゲート
電極６１，６２により互いに上下に隔てられた第４、第
５及び第６のＮチャンネルソースドレイン領域６３，６
４，６５により構成されている。
ら構成される第２のＮチャンネルトランジスタ群６０
は、互いに並行に左右方向に延びる第５及び第６のゲー
ト電極６１，６２、およびこれら第５及び第６のゲート
電極６１，６２により互いに上下に隔てられた第４、第
５及び第６のＮチャンネルソースドレイン領域６３，６
４，６５により構成されている。
【００１８】ここで、図１に示すように、第１のゲート
電極１１、第１のＰチャンネルソースドレイン領域１
３、第３のゲート電極２１、第１のＮチャンネルソース
ドレイン領域２３、並びに第５及び第６のゲート電極６
１，６２の各コンタクトが図に一点鎖線で示した上下方
向に延びる第１の直線１０１上に配置され、第２のＰチ
ャンネルソースドレイン領域１４、第２のＮチャンネル
ソースドレイン領域２４、並びに第４、第５及び第６の
Ｎチャンネルソースドレイン領域６３，６４，６５の各
コンタクトが、図に第一点鎖線で示した上下方向に延び
る第２の直線１０２上に配置され、さらに、第２のゲー
ト電極１２、第３のＰチャンネルソースドレイン領域１
５、第４のゲート電極２２、第３のＮチャンネルソース
ドレイン領域２５、並びに第５及び第６のゲート電極６
１，６２の各コンタクトが、図に一点鎖線で示す上下方
向に延びる第３の直線１０３上に配置されている。
電極１１、第１のＰチャンネルソースドレイン領域１
３、第３のゲート電極２１、第１のＮチャンネルソース
ドレイン領域２３、並びに第５及び第６のゲート電極６
１，６２の各コンタクトが図に一点鎖線で示した上下方
向に延びる第１の直線１０１上に配置され、第２のＰチ
ャンネルソースドレイン領域１４、第２のＮチャンネル
ソースドレイン領域２４、並びに第４、第５及び第６の
Ｎチャンネルソースドレイン領域６３，６４，６５の各
コンタクトが、図に第一点鎖線で示した上下方向に延び
る第２の直線１０２上に配置され、さらに、第２のゲー
ト電極１２、第３のＰチャンネルソースドレイン領域１
５、第４のゲート電極２２、第３のＮチャンネルソース
ドレイン領域２５、並びに第５及び第６のゲート電極６
１，６２の各コンタクトが、図に一点鎖線で示す上下方
向に延びる第３の直線１０３上に配置されている。
【００１９】図２は、図１に示す基本セルを用いて図
４，図５に示すメモリセルを構成する場合の実体配線図
である。図中の白丸印はコンタクトの位置を示してい
る。基本セルは上下左右に多数配列されており、ここで
は配線の都合上、Ｐチャンネルトランジスタ群１０の図
の上方に隣接して配置された第２のＮチャンネルトラン
ジスタ群６０の下側のトランジスタと、第１のＮチャン
ネルトランジスタ群２０の図の下方に隣接して配置され
た第２のＮチャンネルトランジスタ群６０の上側のトラ
ンジスタとが使用されている。この図２に示すメモリセ
ルが図の上下左右に多数配置されＲＡＭが構成される。
４，図５に示すメモリセルを構成する場合の実体配線図
である。図中の白丸印はコンタクトの位置を示してい
る。基本セルは上下左右に多数配列されており、ここで
は配線の都合上、Ｐチャンネルトランジスタ群１０の図
の上方に隣接して配置された第２のＮチャンネルトラン
ジスタ群６０の下側のトランジスタと、第１のＮチャン
ネルトランジスタ群２０の図の下方に隣接して配置され
た第２のＮチャンネルトランジスタ群６０の上側のトラ
ンジスタとが使用されている。この図２に示すメモリセ
ルが図の上下左右に多数配置されＲＡＭが構成される。
【００２０】次に、図１に示す本発明の一実施例に係る
基本セルと、従来例である図３に示す基本セル、および
図７に示す基本セルの寸法について比較する。図１に示
す基本セルは、縦方向２０グリッド（１グリッドはここ
では例えば２．４μｍ）、横方向３グリッドで構成する
ことができる。これと同一の条件で比較すると、図３に
示す基本セルの場合、メモリセルを構成するために２つ
の基本セルを使用するとして（図６参照）、縦方向１７
グリッド、横方向６グリッドで構成される。したがっ
て、 （従来型（図３）における面積）／（本発明（図１）に
おける面積） ＝（２０×３）／（１７×６） ＝１．７ ・・・・（ａ） となり、図３に示す基本セルとの比較では（ａ）式に示
す分だけ高密度のメモリセルが構成される。
基本セルと、従来例である図３に示す基本セル、および
図７に示す基本セルの寸法について比較する。図１に示
す基本セルは、縦方向２０グリッド（１グリッドはここ
では例えば２．４μｍ）、横方向３グリッドで構成する
ことができる。これと同一の条件で比較すると、図３に
示す基本セルの場合、メモリセルを構成するために２つ
の基本セルを使用するとして（図６参照）、縦方向１７
グリッド、横方向６グリッドで構成される。したがっ
て、 （従来型（図３）における面積）／（本発明（図１）に
おける面積） ＝（２０×３）／（１７×６） ＝１．７ ・・・・（ａ） となり、図３に示す基本セルとの比較では（ａ）式に示
す分だけ高密度のメモリセルが構成される。
【００２１】図７に示す基本セルの場合、縦方向１９グ
リッド、横方向３グリッドで構成することができ、した
がってグリッド数だけ考えると一見図７に示す基本セル
の方が小型化されるようであるが、第２のＮチャンネル
トランジスタ群を構成するＮチャンネルトランジスタの
ゲート幅Ｗ（図１，図７参照）を同一に合わせると、図
１に示す基本セルにおける１グリッド＝２．４μｍに対
し、図７に示す基本セルでは縦方向については１グリッ
ド＝２．４μｍのままでよいが横方向については１グリ
ッド＝３．２μｍとする必要があり、したがって （従来型（図７）における面積）／（本発明（図１）に
おける面積） ＝４３７．７６／３４５．６ ＝１．２６ ・・・・（ｂ） となる。したがってやはり図１に示す基本セルを採用し
た方が（ｂ）式に示す分だけ高密度のメモリセルが構成
される。
リッド、横方向３グリッドで構成することができ、した
がってグリッド数だけ考えると一見図７に示す基本セル
の方が小型化されるようであるが、第２のＮチャンネル
トランジスタ群を構成するＮチャンネルトランジスタの
ゲート幅Ｗ（図１，図７参照）を同一に合わせると、図
１に示す基本セルにおける１グリッド＝２．４μｍに対
し、図７に示す基本セルでは縦方向については１グリッ
ド＝２．４μｍのままでよいが横方向については１グリ
ッド＝３．２μｍとする必要があり、したがって （従来型（図７）における面積）／（本発明（図１）に
おける面積） ＝４３７．７６／３４５．６ ＝１．２６ ・・・・（ｂ） となる。したがってやはり図１に示す基本セルを採用し
た方が（ｂ）式に示す分だけ高密度のメモリセルが構成
される。
【００２２】
【発明の効果】以上説明したように、本発明のマスター
スライス型半導体集積回路は、従来の基本セルと同様な
Ｐチャンネルトランジスタ群、Ｎチャンネルトランジス
タ群に加え、これらＰチャンネルトランジスタ群、Ｎチ
ャンネルトランジスタ群に対し前述した所定の位置関係
をもって形成された、互いに並行に左右方向に延びる２
本のゲート電極とこれら２本のゲート電極により互いに
上下に隔てられた３つのＮチャンネルソースドレイン領
域とからなる第２のＮチャンネルトランジスタ群を有す
る基本セルが多数配列されたものであるため、ロジック
を構成する場合従来と比べ余計な無駄が生じることな
く、ＲＡＭのメモリセルを構成する場合に高密度化を図
ることができ、したがって全体として従来と比べ高密度
化を図ることができる。
スライス型半導体集積回路は、従来の基本セルと同様な
Ｐチャンネルトランジスタ群、Ｎチャンネルトランジス
タ群に加え、これらＰチャンネルトランジスタ群、Ｎチ
ャンネルトランジスタ群に対し前述した所定の位置関係
をもって形成された、互いに並行に左右方向に延びる２
本のゲート電極とこれら２本のゲート電極により互いに
上下に隔てられた３つのＮチャンネルソースドレイン領
域とからなる第２のＮチャンネルトランジスタ群を有す
る基本セルが多数配列されたものであるため、ロジック
を構成する場合従来と比べ余計な無駄が生じることな
く、ＲＡＭのメモリセルを構成する場合に高密度化を図
ることができ、したがって全体として従来と比べ高密度
化を図ることができる。
【図１】本発明の一実施例に係る基本セルの構造を示し
た図である。
た図である。
【図２】図１に示す基本セルを用いて図４，図５に示す
メモリセルを構成する場合の実体配線図である。
メモリセルを構成する場合の実体配線図である。
【図３】マスタースライス方式の一般的な基本セルの構
造を示した図である。
造を示した図である。
【図４】ＲＡＭの最小の単位であるメモリセルを表わし
た回路図である。
た回路図である。
【図５】ＲＡＭの最小の単位であるメモリセルを表わし
た回路図である。
た回路図である。
【図６】図３に示す基本セルを用いて図４，図５に示す
メモリセルを構成する場合の実体配線図である。
メモリセルを構成する場合の実体配線図である。
【図７】従来の提案に係る他の基本セル構造を示した図
である。
である。
【図８】図７に示す基本セルを用いて図４，図５に示す
メモリセルを構成する場合の実体配線図である。
メモリセルを構成する場合の実体配線図である。
１０ Ｐチャンネルトランジスタ群 １１ 第１のゲート電極 １２ 第２のゲート電極 １３ 第１のＰチャンネルソースドレイン領域 １４ 第２のＰチャンネルソースドレイン領域 １５ 第３のＰチャンネルソースドレイン領域 ２０ 第１のＮチャンネルトランジスタ群 ２１ 第３のゲート電極 ２２ 第４のゲート電極 ２３ 第１のＮチャンネルソースドレイン領域 ２４ 第２のＮチャンネルソースドレイン領域 ２５ 第３のＮチャンネルソースドレイン領域 ６０ 第２のＮチャンネルトランジスタ群 ６１ 第７のゲート電極 ６２ 第８のゲート電極 ６３ 第４のＮチャンネルソースドレイン領域 ６４ 第５のＮチャンネルソースドレイン領域 ６５ 第６のＮチャンネルソースドレイン領域 １０１ 第１の直線 １０２ 第２の直線 １０３ 第３の直線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 8728−4Ｍ Ｈ０１Ｌ 27/10 ３２１
Claims (1)
- 【請求項１】 互いに並行に上下方向に延びる第１及び
第２のゲート電極とこれら第１及び第２のゲート電極に
より互いに左右に隔てられた第１、第２及び第３のＰチ
ャンネルソースドレイン領域とからなるＰチャンネルト
ランジスタ群、 該Ｐチャンネルトランジスタ群に上下方向に隣接して配
置された、互いに並行に上下方向に延びる第３及び第４
のゲート電極とこれら第３及び第４のゲート電極により
互いに左右に隔てられた第１、第２及び第３のＮチャン
ネルソースドレイン領域とからなる第１のＮチャンネル
トランジスタ群、並びに該第１のＮチャンネルトランジ
スタ群に上下方向に隣接して配置された、互いに並行に
左右方向に延びる第５及び第６のゲート電極とこれら第
５及び第６のゲート電極により互いに上下に隔てられた
第４、第５及び第６のＮチャンネルソースドレイン領域
とからなる第２のＮチャンネルトランジスタ群を有し、 前記第１のゲート電極、前記第１のＰチャンネルソース
ドレイン領域、前記第３のゲート電極、前記第１のＮチ
ャンネルソースドレイン領域、並びに前記第５及び第６
のゲート電極の各コンタクトが上下方向に延びる第１の
直線上に配置され、 前記第２のＰチャンネルソースドレイン領域、前記第２
のＮチャンネルソースドレイン領域、並びに前記第４、
第５及び第６のＮチャンネルソースドレイン領域の各コ
ンタクトが上下方向に延びる第２の直線上に配置され、
さらに、 前記第２のゲート電極、前記第３のＰチャンネルソース
ドレイン領域、前記４のゲート電極、前記第３のＮチャ
ンネルソースドレイン領域、並びに前記第５及び第６の
ゲート電極の各コンタクトが上下方向に延びる第３の直
線上に配置されてなる基本セルが多数配列されてなるこ
とを特徴とするマスタースライス型半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4219353A JPH0669472A (ja) | 1992-08-18 | 1992-08-18 | マスタースライス型半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4219353A JPH0669472A (ja) | 1992-08-18 | 1992-08-18 | マスタースライス型半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0669472A true JPH0669472A (ja) | 1994-03-11 |
Family
ID=16734114
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4219353A Pending JPH0669472A (ja) | 1992-08-18 | 1992-08-18 | マスタースライス型半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0669472A (ja) |
-
1992
- 1992-08-18 JP JP4219353A patent/JPH0669472A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010201 |