JPH0669734A - カレントミラー回路 - Google Patents
カレントミラー回路Info
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- JPH0669734A JPH0669734A JP4140214A JP14021492A JPH0669734A JP H0669734 A JPH0669734 A JP H0669734A JP 4140214 A JP4140214 A JP 4140214A JP 14021492 A JP14021492 A JP 14021492A JP H0669734 A JPH0669734 A JP H0669734A
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- 239000004065 semiconductor Substances 0.000 claims description 10
- 229920006395 saturated elastomer Polymers 0.000 abstract description 9
- 238000010586 diagram Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 238000002955 isolation Methods 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Landscapes
- Amplifiers (AREA)
Abstract
(57)【要約】
【目的】カレントミラー回路において、入出力間にダイ
オードを入れて、消費電力を増加させることなく出力端
子電圧をクランプして、いかなる負荷条件でも、トラン
ジスタが飽和しないカレントミラーを実現する。 【構成】トランジスタ１および２のエミッタは、定電圧
源５に接続され、ベースは、トランジスタ３のエミッタ
に接続される。トランジスタ１のコレクタはトランジス
タ３のベースと入力端子６とダイオード４のカソードに
接続される。トランジスタ２のコレクタは、出力端子と
ダイオード４のアノードに接続される。入力端子６には
定電流源７が、出力端子８には抵抗９がそれぞれ接続さ
れる。定電流源７の電流が増えるか、抵抗９の抵抗値が
増えることにより、出力端子８の電圧が増加しても、ダ
イオード４がクランプするので、トランジスタ２は飽和
しない。
オードを入れて、消費電力を増加させることなく出力端
子電圧をクランプして、いかなる負荷条件でも、トラン
ジスタが飽和しないカレントミラーを実現する。 【構成】トランジスタ１および２のエミッタは、定電圧
源５に接続され、ベースは、トランジスタ３のエミッタ
に接続される。トランジスタ１のコレクタはトランジス
タ３のベースと入力端子６とダイオード４のカソードに
接続される。トランジスタ２のコレクタは、出力端子と
ダイオード４のアノードに接続される。入力端子６には
定電流源７が、出力端子８には抵抗９がそれぞれ接続さ
れる。定電流源７の電流が増えるか、抵抗９の抵抗値が
増えることにより、出力端子８の電圧が増加しても、ダ
イオード４がクランプするので、トランジスタ２は飽和
しない。
Description
【０００１】
【産業上の利用分野】本発明はカレントミラー回路に関
し、特にバイポーラトランジスタの飽和を防止した、カ
レントミラー回路に関する。
し、特にバイポーラトランジスタの飽和を防止した、カ
レントミラー回路に関する。
【０００２】
【従来の技術】図４，５，６は従来のカレントミラー回
路の回路図である。
路の回路図である。
【０００３】図４に示すカレトミラー回路では、ＰＮＰ
トランジスタ１及び２のコレクタは共通に接続されて定
電圧源５の出力端に接続され、ベースは共通に接続され
て、コレクタが接地されたＰＮＰトランジスタ３のエミ
ッタに接続されている。またＰＮＰトランジスタ１のコ
レクタはＰＮＰトランジスタ３のベース及び入力端子６
に接続され、ＰＮＰトランジスタ２のコレクタは、出力
端子８に接続されている。そして図４では、このカレン
トミラー回路の入力端子６に定電流源７が、出力端子８
に他端が接地された負荷としての抵抗９の一端が接続さ
れた状態を示している。
トランジスタ１及び２のコレクタは共通に接続されて定
電圧源５の出力端に接続され、ベースは共通に接続され
て、コレクタが接地されたＰＮＰトランジスタ３のエミ
ッタに接続されている。またＰＮＰトランジスタ１のコ
レクタはＰＮＰトランジスタ３のベース及び入力端子６
に接続され、ＰＮＰトランジスタ２のコレクタは、出力
端子８に接続されている。そして図４では、このカレン
トミラー回路の入力端子６に定電流源７が、出力端子８
に他端が接地された負荷としての抵抗９の一端が接続さ
れた状態を示している。
【０００４】このカレントミラー回路では、ＰＮＰトラ
ンジスタ２のエミッタ・コレクタ間電圧をＶEC、抵抗９
の抵抗値をＲL 、定電圧源５の電圧をＶCC、出力端子８
の出力電流をＩO とすると、ＶEC＝ＶCC−ＲL ＩO とな
る。このとき、ＲL ＩO の積がある一定値よりも大きな
値になれば、ＰＮＰトランジスタ２は、飽和することに
なる。
ンジスタ２のエミッタ・コレクタ間電圧をＶEC、抵抗９
の抵抗値をＲL 、定電圧源５の電圧をＶCC、出力端子８
の出力電流をＩO とすると、ＶEC＝ＶCC−ＲL ＩO とな
る。このとき、ＲL ＩO の積がある一定値よりも大きな
値になれば、ＰＮＰトランジスタ２は、飽和することに
なる。
【０００５】図５は、図４に示すカレトミラー回路の入
力端子６に定電流源７が、出力端子８にスイッチ２０を
介して定電流源２１が接続された状態を示している。
力端子６に定電流源７が、出力端子８にスイッチ２０を
介して定電流源２１が接続された状態を示している。
【０００６】この場合、スイッチ２０が開いているとき
は、常にＰＮＰトランジスタ２は飽和する。また、スイ
ッチ２０が閉じているときでも、定電流源２１の出力電
流の大きさが、ＰＮＰトランジスタ２が飽和していない
ときのカレントミラー回路の出力電流よりも小さいと
き、ＰＮＰトランジスタ２は飽和する。
は、常にＰＮＰトランジスタ２は飽和する。また、スイ
ッチ２０が閉じているときでも、定電流源２１の出力電
流の大きさが、ＰＮＰトランジスタ２が飽和していない
ときのカレントミラー回路の出力電流よりも小さいと
き、ＰＮＰトランジスタ２は飽和する。
【０００７】以上、図４，５に示す従来のカレント・ミ
ラー回路では、いずれも、負荷条件によって、ＰＮＰト
ランジスタ２は飽和していた。一般にＰＮ接合分離によ
る半導体集積回路においては、トランジスタが飽和する
と、それに供って半導体基板上に寄生トランジスタが発
生し、作動するので、回路の動作が不安定になる。そこ
で、トランジスタの飽和を防止する為、従来から図６に
示す回路が用いられてきた。
ラー回路では、いずれも、負荷条件によって、ＰＮＰト
ランジスタ２は飽和していた。一般にＰＮ接合分離によ
る半導体集積回路においては、トランジスタが飽和する
と、それに供って半導体基板上に寄生トランジスタが発
生し、作動するので、回路の動作が不安定になる。そこ
で、トランジスタの飽和を防止する為、従来から図６に
示す回路が用いられてきた。
【０００８】図６に示す回路では、図４に示すカレント
・ミラー回路において、ＰＮＰトランジスタ２の飽和を
防ぐクランプ回路が付加されている。即ち、ＰＮＰトラ
ンジスタ２のエミッタに、カソードがダイオード２４の
アノードに接続されたダイオード２３のアノードが接続
され、コレクタにダイオード２２のアノードが接続さ
れ、ダイオード２２，２４のカソードは共通に接続され
て、抵抗２５を介して接地されている。
・ミラー回路において、ＰＮＰトランジスタ２の飽和を
防ぐクランプ回路が付加されている。即ち、ＰＮＰトラ
ンジスタ２のエミッタに、カソードがダイオード２４の
アノードに接続されたダイオード２３のアノードが接続
され、コレクタにダイオード２２のアノードが接続さ
れ、ダイオード２２，２４のカソードは共通に接続され
て、抵抗２５を介して接地されている。
【０００９】この回路においては、ダイオード２２に電
流を流すことによって、ＰＮＰトランジスタ２のコレク
タの電圧ＶO が大きくなるのを防いでいる。即ち、定電
圧源５の電圧をＶCC、ダイオードの順方向電圧をＶF と
すると、ダイオード２３，２４，２２の電圧を考えて、
ＰＮＰトランジスタ２のコレクタ電圧ＶO は、ＶCC−Ｖ
F よりも大きくならず、従ってＰＮＰトランジスタ２は
コレクタ接合が常に逆バイアスとなり、飽和しない。
流を流すことによって、ＰＮＰトランジスタ２のコレク
タの電圧ＶO が大きくなるのを防いでいる。即ち、定電
圧源５の電圧をＶCC、ダイオードの順方向電圧をＶF と
すると、ダイオード２３，２４，２２の電圧を考えて、
ＰＮＰトランジスタ２のコレクタ電圧ＶO は、ＶCC−Ｖ
F よりも大きくならず、従ってＰＮＰトランジスタ２は
コレクタ接合が常に逆バイアスとなり、飽和しない。
【００１０】
【発明が解決しようとする課題】従来のカレントミラー
回路は、負荷条件によってはトランジスタが飽和してお
り、このため、集積化した場合には寄生トランジスタが
発生して、回路全体の動作が不安定になる恐れがあっ
た。
回路は、負荷条件によってはトランジスタが飽和してお
り、このため、集積化した場合には寄生トランジスタが
発生して、回路全体の動作が不安定になる恐れがあっ
た。
【００１１】また、トランジスタの飽和を防ぐために従
来用いられていたクランプ回路は、常に大きな電流を流
しておく必要があり、消費電力が大きいという問題があ
った。即ち、図６のクランプ回路で、出力端子に接続さ
れる負荷である抵抗９が非常に大きな値を持ち、ＰＮＰ
トランジスタ２のコレクタ電流Ｉ1 がほとんどすべてダ
イオード２２を流れる場合でも、クランプ回路は正常に
動作する必要がある。そのためには、すべてのダイオー
ドが順バイアスでなければならない。従って、抵抗２５
の抵抗値ＲC は、ＲC ≦（ＶCC−２ＶF ）／Ｉ1 を満た
すほど、小さくなければならず、常に大きな電流が抵抗
２５を介して、接地点へ流れ込んでいた。さらに、従来
のクランプ回路では、多くのダイオードを必要とし、集
積化に際し、困難を生じるという問題があった。
来用いられていたクランプ回路は、常に大きな電流を流
しておく必要があり、消費電力が大きいという問題があ
った。即ち、図６のクランプ回路で、出力端子に接続さ
れる負荷である抵抗９が非常に大きな値を持ち、ＰＮＰ
トランジスタ２のコレクタ電流Ｉ1 がほとんどすべてダ
イオード２２を流れる場合でも、クランプ回路は正常に
動作する必要がある。そのためには、すべてのダイオー
ドが順バイアスでなければならない。従って、抵抗２５
の抵抗値ＲC は、ＲC ≦（ＶCC−２ＶF ）／Ｉ1 を満た
すほど、小さくなければならず、常に大きな電流が抵抗
２５を介して、接地点へ流れ込んでいた。さらに、従来
のクランプ回路では、多くのダイオードを必要とし、集
積化に際し、困難を生じるという問題があった。
【００１２】
【課題を解決するための手段】本発明によれば、エミッ
タが第１の定電圧源に、コレクタが入力端子にそれぞれ
電気的に接続された第１のトランジスタと、エミッタが
第１の定電圧源に、ベースが第１のトランジスタのベー
スに、コレクタが出力端子にそれぞれ電気的に接続され
た第２のトランジスタと、コレクタが第２の定電圧源
に、エミッタ及びベースが第１のトランジスタのベース
及びコレクタにそれぞれ電気的に接続された第３のトラ
ンジスタと、ＰＮ接合を形成する半導体領域のうち第２
のトランジスタのコレクタと同一導電型の半導体領域の
側の端子が出力端子に、他方の側の端子が入力端子にそ
れぞれ電気的に接続されたダイオードとを有するカレン
トミラー回路を得る。
タが第１の定電圧源に、コレクタが入力端子にそれぞれ
電気的に接続された第１のトランジスタと、エミッタが
第１の定電圧源に、ベースが第１のトランジスタのベー
スに、コレクタが出力端子にそれぞれ電気的に接続され
た第２のトランジスタと、コレクタが第２の定電圧源
に、エミッタ及びベースが第１のトランジスタのベース
及びコレクタにそれぞれ電気的に接続された第３のトラ
ンジスタと、ＰＮ接合を形成する半導体領域のうち第２
のトランジスタのコレクタと同一導電型の半導体領域の
側の端子が出力端子に、他方の側の端子が入力端子にそ
れぞれ電気的に接続されたダイオードとを有するカレン
トミラー回路を得る。
【００１３】
【実施例】本発明について図面を参照して説明する。
【００１４】図１は本発明の第１の実施例である、カレ
ントミラー回路の回路図である。
ントミラー回路の回路図である。
【００１５】ＰＮＰトランジスタ１のエミッタは定電圧
源５の出力端及びＰＮＰトランジスタ２のエミッタに、
ベースはＰＮＰトランジスタ２のベース及びコレクタが
接地されたＰＮＰトランジスタ３のエミッタに、コレク
タはＰＮＰトランジスタ３のベース，ダイオード４のカ
ソード及び入力端子６にそれぞれ接続されている。また
ＰＮＰトランジスタ２のコレクタはダイオード４のアノ
ード及び出力端子８に接続されている。なお、図１で
は、このカレントミラー回路の入力端子６に接続された
定電流源７及び、出力端子８に負荷として接続された、
一端が接地された抵抗９も示されている。
源５の出力端及びＰＮＰトランジスタ２のエミッタに、
ベースはＰＮＰトランジスタ２のベース及びコレクタが
接地されたＰＮＰトランジスタ３のエミッタに、コレク
タはＰＮＰトランジスタ３のベース，ダイオード４のカ
ソード及び入力端子６にそれぞれ接続されている。また
ＰＮＰトランジスタ２のコレクタはダイオード４のアノ
ード及び出力端子８に接続されている。なお、図１で
は、このカレントミラー回路の入力端子６に接続された
定電流源７及び、出力端子８に負荷として接続された、
一端が接地された抵抗９も示されている。
【００１６】次に動作について説明する。定電圧源５の
出力電圧をＶCC、ＰＮ接合の順方向電圧をＶF 、出力端
子８の電圧をＶO 、抵抗９の抵抗値をＲL 、出力端子８
から出力される電流をＩO とすると、ダイオード４のカ
ソード電圧はＶCC−２ＶF なので、ダイオード４のアノ
ード電圧である出力端子電圧ＶO がＶO ＜ＶCC−ＶFと
なるときは、ダイオード４はオフしており、従って、通
常のカレントミラー回路として動作する。
出力電圧をＶCC、ＰＮ接合の順方向電圧をＶF 、出力端
子８の電圧をＶO 、抵抗９の抵抗値をＲL 、出力端子８
から出力される電流をＩO とすると、ダイオード４のカ
ソード電圧はＶCC−２ＶF なので、ダイオード４のアノ
ード電圧である出力端子電圧ＶO がＶO ＜ＶCC−ＶFと
なるときは、ダイオード４はオフしており、従って、通
常のカレントミラー回路として動作する。
【００１７】抵抗値ＲL または出力電流ＩO が増加し
て、ＶO ＝ＶCC−ＶF になると、ダイオード４がオンす
ることによって、ＰＮＰトランジスタ２のコレクタ電流
Ｉ1 の一部は、ダイオード４に流れ、かつ、これにより
ＰＮＰトランジスタ１及び２のベース電流の増加が抑制
されて、電流Ｉ1 の値そのものが増加しにくくなるの
で、出力電圧ＶO の増大は抑制される。出力端子８が開
放の場合、即ち抵抗値ＲLが無限大の場合には、ＰＮＰ
トランジスタ２のコレクタ電流はすべてダイオード４に
流れ、出力電圧ＶO はＶCC−ＶF にクランプされる。
て、ＶO ＝ＶCC−ＶF になると、ダイオード４がオンす
ることによって、ＰＮＰトランジスタ２のコレクタ電流
Ｉ1 の一部は、ダイオード４に流れ、かつ、これにより
ＰＮＰトランジスタ１及び２のベース電流の増加が抑制
されて、電流Ｉ1 の値そのものが増加しにくくなるの
で、出力電圧ＶO の増大は抑制される。出力端子８が開
放の場合、即ち抵抗値ＲLが無限大の場合には、ＰＮＰ
トランジスタ２のコレクタ電流はすべてダイオード４に
流れ、出力電圧ＶO はＶCC−ＶF にクランプされる。
【００１８】従って、出力端子８の電圧ＶO はＶCC−Ｖ
F より大きくなることがなく、ＰＮＰトランジスタ２は
コレクタ接合が順バイアスされることがないので、飽和
しない。また、ダイオード４を流れる電流は、カレント
ミラー回路の入力６へ帰還されて、カレントミラー回路
の動作電流の増加を少なくする作用を持っており、この
ダイオード４が接続されることによって、消費電力が増
加するということはない。
F より大きくなることがなく、ＰＮＰトランジスタ２は
コレクタ接合が順バイアスされることがないので、飽和
しない。また、ダイオード４を流れる電流は、カレント
ミラー回路の入力６へ帰還されて、カレントミラー回路
の動作電流の増加を少なくする作用を持っており、この
ダイオード４が接続されることによって、消費電力が増
加するということはない。
【００１９】図３は、図１に示すカレントミラー回路に
おいて、電圧ＶCCと抵抗値ＲL を一定として、定電流源
７の電流値を変化させたときの、出力電流ＩO 、出力電
圧ＶO の変化を示したものである。出力電圧ＶO がＶCC
−ＶF でクランプされることが示されている。
おいて、電圧ＶCCと抵抗値ＲL を一定として、定電流源
７の電流値を変化させたときの、出力電流ＩO 、出力電
圧ＶO の変化を示したものである。出力電圧ＶO がＶCC
−ＶF でクランプされることが示されている。
【００２０】図２は、本発明の第２の実施例である、カ
レントミラー回路の回路図である。
レントミラー回路の回路図である。
【００２１】ＮＰＮトランジスタ１のエミッタは接地さ
れ、ベースはエミッタが接地さたＮＰＮトランジスタ２
のベース及びコレクタ、並びにＮＰＮトランジスタ１０
のエミッタに、コレクタはＮＰＮトランジスタ１０のベ
ース及びダイオード１３のカソードにそれぞれ接続され
ている。ダイオード１３のアノードは入力端子６及びダ
イオード１２のアノードに接続され、また、ＮＰＮトラ
ンジスタ１０のコレクタは、ダイオード１２のカソード
及び出力端子８に接続されている。なお、図２では、こ
のカレントミラー回路の入力端子６に接続された定電流
源７、及び出力端子８に負荷として接続された、一端が
定電流源５に接続された抵抗９も示されている。
れ、ベースはエミッタが接地さたＮＰＮトランジスタ２
のベース及びコレクタ、並びにＮＰＮトランジスタ１０
のエミッタに、コレクタはＮＰＮトランジスタ１０のベ
ース及びダイオード１３のカソードにそれぞれ接続され
ている。ダイオード１３のアノードは入力端子６及びダ
イオード１２のアノードに接続され、また、ＮＰＮトラ
ンジスタ１０のコレクタは、ダイオード１２のカソード
及び出力端子８に接続されている。なお、図２では、こ
のカレントミラー回路の入力端子６に接続された定電流
源７、及び出力端子８に負荷として接続された、一端が
定電流源５に接続された抵抗９も示されている。
【００２２】次に動作について説明する。ＰＮ接合の順
方向電圧をＶF 、出力端子８の電圧をＶO 、とすると、
ダイオード１２のアノード電圧は３ＶF なので、ダイオ
ード１２のカソード電圧でもある出力端子電圧ＶO がＶ
O ＞２ＶF のときは、ダイオード１２はオフとなり、通
常のカレントミラー回路として動作する。
方向電圧をＶF 、出力端子８の電圧をＶO 、とすると、
ダイオード１２のアノード電圧は３ＶF なので、ダイオ
ード１２のカソード電圧でもある出力端子電圧ＶO がＶ
O ＞２ＶF のときは、ダイオード１２はオフとなり、通
常のカレントミラー回路として動作する。
【００２３】電圧ＶO が小さくなって、ＶO ＝２ＶF と
なると、ダイオード１２がオンとなり、ＮＰＮトランジ
スタ１０のコレクタ電流Ｉ2 の一部は、ダイオード１２
を流れ、かつ、これによりコレクタ電流Ｉ2 の値そのも
のが増加しにくくなることになるので、出力端子電圧Ｖ
O の減少は抑制される。出力端子８が開放されたときに
も、同様にして、電圧ＶO はＶO ＝２ＶF に保たれる。
なると、ダイオード１２がオンとなり、ＮＰＮトランジ
スタ１０のコレクタ電流Ｉ2 の一部は、ダイオード１２
を流れ、かつ、これによりコレクタ電流Ｉ2 の値そのも
のが増加しにくくなることになるので、出力端子電圧Ｖ
O の減少は抑制される。出力端子８が開放されたときに
も、同様にして、電圧ＶO はＶO ＝２ＶF に保たれる。
【００２４】従って、出力端子８の電圧ＶO は２ＶF よ
り大きくなることがないので、ＮＰＮトランジスタ１０
はコレクタ接合が順バイアスされず、飽和しない。ま
た、ダイオード１２を流れることになる電流は、カレン
トミラー回路の入力端子６へ帰還されてカレントミラー
回路の動作電流の増加を抑える作用を持つので、このダ
イオード１２が接続されることによって消費電力が増大
するということもない。
り大きくなることがないので、ＮＰＮトランジスタ１０
はコレクタ接合が順バイアスされず、飽和しない。ま
た、ダイオード１２を流れることになる電流は、カレン
トミラー回路の入力端子６へ帰還されてカレントミラー
回路の動作電流の増加を抑える作用を持つので、このダ
イオード１２が接続されることによって消費電力が増大
するということもない。
【００２５】
【発明の効果】以上説明したように、本発明のカレント
ミラー回路では、トランジスタのコレクタが接続された
出力端子に、そのコレクタと同一極性の側のダイオード
の一端を接続して、出力端子の電圧を制限するととも
に、そのダイオードの他端を入力端子に接続することに
よって、ダイオードを流れる電流にカレントミラー回路
の動作電流そのものの増加を少量に抑える作用を持たせ
ているので、効率よく出力電流を抑制して出力端子電圧
を制限し、トランジスタの飽和を防ぐことができる。
ミラー回路では、トランジスタのコレクタが接続された
出力端子に、そのコレクタと同一極性の側のダイオード
の一端を接続して、出力端子の電圧を制限するととも
に、そのダイオードの他端を入力端子に接続することに
よって、ダイオードを流れる電流にカレントミラー回路
の動作電流そのものの増加を少量に抑える作用を持たせ
ているので、効率よく出力電流を抑制して出力端子電圧
を制限し、トランジスタの飽和を防ぐことができる。
【００２６】また、ダイオードを流れる電流を入力端子
に帰還しているために、回路全体の消費電力は、このダ
イオードを接続することによっては、増加しない。
に帰還しているために、回路全体の消費電力は、このダ
イオードを接続することによっては、増加しない。
【００２７】さらに本発明のカレントミラー回路では、
トランジスタの飽和を防ぐために、たかだか１個か２個
のダイオードを接続すればよく、容易に集積化が可能で
ある。
トランジスタの飽和を防ぐために、たかだか１個か２個
のダイオードを接続すればよく、容易に集積化が可能で
ある。
【図１】本発明の第１の実施例であるカレントミラー回
路の回路図
路の回路図
【図２】本発明の第２の実施例であるカレントミラー回
路の回路図
路の回路図
【図３】本発明の第１の実施例であるカレントミラー回
路の入出力特性のグラフ
路の入出力特性のグラフ
【図４】従来のカレントミラー回路の回路図
【図５】従来のカレントミラー回路の回路図
【図６】従来のカレントミラー回路の回路図
１，２，３，１０ トランジスタ ４，１２，１３ ダイオード ５ 定電圧源 ６ 入力端子 ７ 定電流源 ８ 出力端子 ９ 抵抗
Claims (2)
- 【請求項１】 エミッタが第１の定電圧源に、コレクタ
が入力端子にそれぞれ電気的に接続された第１のトラン
ジスタと、エミッタが前記第１の定電圧源に、ベースが
前記第１のトランジスタのベースに、コレクタが出力端
子にそれぞれ電気的に接続された第２のトランジスタ
と、コレクタが第２の定電圧源に、エミッタ及びベース
が前記第１のトランジスタのベース及びコレクタにそれ
ぞれ電気的に接続された第３のトランジスタと、ＰＮ接
合を形成する２つの半導体領域のうち前記第２のトラン
ジスタのコレクタと同一導電型の半導体領域の側の端子
が前記出力端子に、他方の側の端子が前記入力端子にそ
れぞれ接続されたダイオードとを有することを特徴とす
るカレントミラー回路。 - 【請求項２】 エミッタが定電圧源に、コレクタが第１
の入力端子にそれぞれ電気的に接続された第１のトラン
ジスタと、エミッタが前記定電圧源に、ベースが前記第
１のトランジスタのベースにそれぞれ電気的に接続され
た第２のトランジスタと、エミッタが前記第２のトラン
ジスタのベース及びコレクタに、ベースが前記第１の入
力端子に、コレクタが出力端子にそれぞれ電気的に接続
された第３のトランジスタと、ＰＮ接合を形成する２つ
の半導体領域のうち、前記第３のトランジスタのコレク
タと同一導電型の半導体領域の側の端子が前記出力端子
に、他方の側の端子が、第２の入力端子にそれぞれ接続
された第１のダイオードと、ＰＮ接合を形成する２つの
半導体領域のうち、前記第３のトランジスタのコレクタ
と同一導電型の半導体領域の側の端子が前記第１の入力
端子に、他方の側の端子が前記第２の入力端子にそれぞ
れ接続された第２のダイオードとを有することを特徴と
するカレントミラー回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4140214A JPH0669734A (ja) | 1992-06-01 | 1992-06-01 | カレントミラー回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4140214A JPH0669734A (ja) | 1992-06-01 | 1992-06-01 | カレントミラー回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0669734A true JPH0669734A (ja) | 1994-03-11 |
Family
ID=15263578
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4140214A Pending JPH0669734A (ja) | 1992-06-01 | 1992-06-01 | カレントミラー回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0669734A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2023157289A (ja) * | 2022-04-14 | 2023-10-26 | 日清紡マイクロデバイス株式会社 | プッシュプル出力回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS537235A (en) * | 1976-07-07 | 1978-01-23 | Fuji Photo Film Co Ltd | Image formation |
| JPH03243005A (ja) * | 1990-02-21 | 1991-10-30 | Sankyo Seiki Mfg Co Ltd | トランジスタの飽和防止回路 |
-
1992
- 1992-06-01 JP JP4140214A patent/JPH0669734A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS537235A (en) * | 1976-07-07 | 1978-01-23 | Fuji Photo Film Co Ltd | Image formation |
| JPH03243005A (ja) * | 1990-02-21 | 1991-10-30 | Sankyo Seiki Mfg Co Ltd | トランジスタの飽和防止回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2023157289A (ja) * | 2022-04-14 | 2023-10-26 | 日清紡マイクロデバイス株式会社 | プッシュプル出力回路 |
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