JPH0265409A - 電圧クランプ差動シングル・エンド比較器 - Google Patents
電圧クランプ差動シングル・エンド比較器Info
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- JPH0265409A JPH0265409A JP1171765A JP17176589A JPH0265409A JP H0265409 A JPH0265409 A JP H0265409A JP 1171765 A JP1171765 A JP 1171765A JP 17176589 A JP17176589 A JP 17176589A JP H0265409 A JPH0265409 A JP H0265409A
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- electrode
- transistors
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- voltage
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
- H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Manipulation Of Pulses (AREA)
- Analogue/Digital Conversion (AREA)
- Measurement Of Current Or Voltage (AREA)
- Electronic Switches (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、比較器に関し、さらに訂しくは、電圧変動を
クランプした差動シングル・エンド比較器に関する。
クランプした差動シングル・エンド比較器に関する。
（従来の技術）
バイポーラ能動素子およびＭＯ３能動素子両者を混在さ
ｌた集積回路（ＢＩＭＯ３）では、アース電位に対して
電位の高いＩＣの基板を有するのが一般的である（特に
高出力の用途の場合）。そのため、バイポーラ素子の形
成されているＩＣの絶縁エピタキシャル領域が、基板に
対して低電圧にならないようにすることが重要でおる。
ｌた集積回路（ＢＩＭＯ３）では、アース電位に対して
電位の高いＩＣの基板を有するのが一般的である（特に
高出力の用途の場合）。そのため、バイポーラ素子の形
成されているＩＣの絶縁エピタキシャル領域が、基板に
対して低電圧にならないようにすることが重要でおる。
もしこのような状態が発生すると、基板とエピタキシャ
ルとの結合領域を順バイアスすることになり、ＳＣＲの
ラッチを引き起こす。このＳＣＲのラッチは、ＩＣを高
出力で使用した場合、ＩＣの重大な損傷を生じ、ＩＣを
破壊することもある。
ルとの結合領域を順バイアスすることになり、ＳＣＲの
ラッチを引き起こす。このＳＣＲのラッチは、ＩＣを高
出力で使用した場合、ＩＣの重大な損傷を生じ、ＩＣを
破壊することもある。
ＮＭＯ８回路は、集積回路でバイポーラ素子と共に使用
するときは高電圧に対する性能が高いので、良く使用さ
れる。−膜内に、ＢＩＭＯ３集積回路内でＮＭＯ８回路
が使用され、制御機能を提供する。例えば、バイポーラ
・トランジスタによる差動入力部を含む従来の比較器は
、ＮＭＯ３差動シングル・エンド変換回路と組み合わせ
て使用され、差動的に加えられた入力信号が所定の閾値
の上下を変化するにしたがって、出力レベルの状態を変
化させる出力信号を提供することができることも同様に
良く知られている。
するときは高電圧に対する性能が高いので、良く使用さ
れる。−膜内に、ＢＩＭＯ３集積回路内でＮＭＯ８回路
が使用され、制御機能を提供する。例えば、バイポーラ
・トランジスタによる差動入力部を含む従来の比較器は
、ＮＭＯ３差動シングル・エンド変換回路と組み合わせ
て使用され、差動的に加えられた入力信号が所定の閾値
の上下を変化するにしたがって、出力レベルの状態を変
化させる出力信号を提供することができることも同様に
良く知られている。
（発明が解決しようとする課題）
しかし、上に述べた回路は、通常ＮＭＯＳトランジスタ
に起因する望ましくない大ぎなスイッチング遅延を示す
。ＮＭＯ３差動シングル・エンド変換器のゲート電圧の
変化が大きいことと、比較器のトリップ・ポイントにお
ける充電電流が小ざいという事実により、スイッチング
遅延が生じる。
に起因する望ましくない大ぎなスイッチング遅延を示す
。ＮＭＯ３差動シングル・エンド変換器のゲート電圧の
変化が大きいことと、比較器のトリップ・ポイントにお
ける充電電流が小ざいという事実により、スイッチング
遅延が生じる。
スイッチング時間の遅延は、これらのパラメーターおよ
びＮＭＯ５素子の奇生容儀に依存する。
びＮＭＯ５素子の奇生容儀に依存する。
よって、スイッチング時間の遅延を減少させるために、
変換器回路のＮＭＯ８素子出力のまわりの電圧変動をク
ランプする必要がおる。
変換器回路のＮＭＯ８素子出力のまわりの電圧変動をク
ランプする必要がおる。
本発明の一目的は、電圧クランプ差動シングル・エンド
比較器を提供することである。
比較器を提供することである。
本発明の他の目的は、改良したＢＩＭＯ３比較器を提供
することである。
することである。
（課題を解決するための手段）
前記の目的およびその他の目的を達成するため、本発明
に従った電圧クランプ差動シングル・エンド比較器が提
供される。この比較器は、第ｌＭＯＳトランジスタ２６
および第２Ｍ０Ｓトランジスタ２８によって構成される
ＭＯ３差動シングル・エンド変換回路から構成され、こ
れらの第ｌＭＯＳトランジスタ２６および第２Ｍ０Ｓト
ランジスタ２８は、それぞれゲート電極、ドレイン電極
およびソース電極を有し、２つのゲート電極は共に接続
され、第１トランジスタ２６のドレイン電極およびゲー
ト電極は第１接続点Ａで互いに接続され、第２トランジ
スタ２８のドレイン電極は第２接続点Ｂに接続され、２
つのトランジスタのソース電極は共通端子３２に接続さ
れると共に、それぞれ第１電極、第２電極および制御電
極を有する第１バイポーラ・トランジスタ３８および第
２バイポーラ・トランジスタ４０を有し、第１バイポー
ラ・トランジスタ３８の制御電極（エミッタ）と第１電
極（ベース）はそれぞれ第２接続点Ｂと第１接続点Ａに
接続され、第２バイポーラ・トランジスタ４０の制御電
極（エミッタ）と第１電極（ベース）はそれぞれ第１接
続点Ａと第２接続点Ｂに接続され、２つのバイポーラ・
トランジスタの第２電極（コレクタ）は別の共通端ｆ４
２に接続されている。
に従った電圧クランプ差動シングル・エンド比較器が提
供される。この比較器は、第ｌＭＯＳトランジスタ２６
および第２Ｍ０Ｓトランジスタ２８によって構成される
ＭＯ３差動シングル・エンド変換回路から構成され、こ
れらの第ｌＭＯＳトランジスタ２６および第２Ｍ０Ｓト
ランジスタ２８は、それぞれゲート電極、ドレイン電極
およびソース電極を有し、２つのゲート電極は共に接続
され、第１トランジスタ２６のドレイン電極およびゲー
ト電極は第１接続点Ａで互いに接続され、第２トランジ
スタ２８のドレイン電極は第２接続点Ｂに接続され、２
つのトランジスタのソース電極は共通端子３２に接続さ
れると共に、それぞれ第１電極、第２電極および制御電
極を有する第１バイポーラ・トランジスタ３８および第
２バイポーラ・トランジスタ４０を有し、第１バイポー
ラ・トランジスタ３８の制御電極（エミッタ）と第１電
極（ベース）はそれぞれ第２接続点Ｂと第１接続点Ａに
接続され、第２バイポーラ・トランジスタ４０の制御電
極（エミッタ）と第１電極（ベース）はそれぞれ第１接
続点Ａと第２接続点Ｂに接続され、２つのバイポーラ・
トランジスタの第２電極（コレクタ）は別の共通端ｆ４
２に接続されている。
本発明の特徴の１つに従い、一対の差動関係に、おる電
流をそれぞれ第１接続点と第２接続点に対する供給源と
することによって、単一出力信号が第２接続点に発生す
る。この出力信号のレベルは２つの電圧レベルの間で変
動するが、それらレベル伯が外勤シングル・エンド変換
回路のバイポーラ・トランジスタによって限定される。
流をそれぞれ第１接続点と第２接続点に対する供給源と
することによって、単一出力信号が第２接続点に発生す
る。この出力信号のレベルは２つの電圧レベルの間で変
動するが、それらレベル伯が外勤シングル・エンド変換
回路のバイポーラ・トランジスタによって限定される。
（実施例）
第１図を参照すれば比較器１０が示され、この比較器１
０は差動入力部１２およびターン・アラウンドすなわち
シングル・エンド回路２４によって構成される。差動入
力部１２は、一対のバイポーラＰＮＰマルヂ・コレクタ
・トランジスタ１４および１６を含み、これらはそれぞ
れのエミッタで端子１８および２０に供給される差動入
力信号を受は入れる。トランジスタ１４および１６のベ
ースは相互に接続されると共に両トランジスタのコレク
タの一方と共に定電流源２２に接続されている。これら
のトランジスタの他方のコレクタは、差動シングル・エ
ンド変換回路２４の接続点ＡＩ３よびＢに接続されてい
る。変換回路２４は一対のＮＭＯ３トランジスタ２６お
よび２８によって構成され、これらのトランジスタのソ
ース電極はアース基準電位を供給している端子３２に接
続されている。トランジスタ２６のゲート電極は、接続
点Ａで自身のドレインに接続され、ざらにトランジスタ
２８のゲート電極に接続され、一方トランジスタ２８の
ドレイン電極は接続点Ｂに接続されている。変換回路２
４の出力はトランジスタ２８のドレインから取られ、こ
れは出力ＮＭＱＳＭｏＳトランジスタゲートへと接続さ
れ、このトランジスタ３０のドレインは出力端子３３へ
と接続されている。トランジスタ３０のソースは端子３
２に接続されている。定電流源３４が、電位Ｖを与える
端子３６とトランジスタ３０のドレインとの間に接続さ
れている。
０は差動入力部１２およびターン・アラウンドすなわち
シングル・エンド回路２４によって構成される。差動入
力部１２は、一対のバイポーラＰＮＰマルヂ・コレクタ
・トランジスタ１４および１６を含み、これらはそれぞ
れのエミッタで端子１８および２０に供給される差動入
力信号を受は入れる。トランジスタ１４および１６のベ
ースは相互に接続されると共に両トランジスタのコレク
タの一方と共に定電流源２２に接続されている。これら
のトランジスタの他方のコレクタは、差動シングル・エ
ンド変換回路２４の接続点ＡＩ３よびＢに接続されてい
る。変換回路２４は一対のＮＭＯ３トランジスタ２６お
よび２８によって構成され、これらのトランジスタのソ
ース電極はアース基準電位を供給している端子３２に接
続されている。トランジスタ２６のゲート電極は、接続
点Ａで自身のドレインに接続され、ざらにトランジスタ
２８のゲート電極に接続され、一方トランジスタ２８の
ドレイン電極は接続点Ｂに接続されている。変換回路２
４の出力はトランジスタ２８のドレインから取られ、こ
れは出力ＮＭＱＳＭｏＳトランジスタゲートへと接続さ
れ、このトランジスタ３０のドレインは出力端子３３へ
と接続されている。トランジスタ３０のソースは端子３
２に接続されている。定電流源３４が、電位Ｖを与える
端子３６とトランジスタ３０のドレインとの間に接続さ
れている。
上に述べたＢＩＭＯ３（バイポーラ・トランジスタとＭ
ｏＳトランジスタを組合わせたもの）比較′ａ１０の動
作は、従来から周知である。差動入力部１２は、入力１
８および２０に印加される２つの入力信号に応答して、
差動関係にある第１電流および第２電流をそれぞれ接続
点Ａおよび接続点Ｂに供給する。変換回路２４は、差動
入力部１２のコレクタ出力から得られた接続点Ａおよび
接続点Ｂに現れる両電流の相対的な大きざに応じて単一
（シングル）出力をもたらす。この出力によって、トラ
ンジスタ３０の動作状態が交互に切り替えられる。例え
ば、もしトランジスタ１６のほうがトランジスタ１４よ
り多く電流を流している場合、接続点Ｂの電位は、トラ
ンジスタ３０を導通させるしきい値を超える電圧まで上
昇する。
ｏＳトランジスタを組合わせたもの）比較′ａ１０の動
作は、従来から周知である。差動入力部１２は、入力１
８および２０に印加される２つの入力信号に応答して、
差動関係にある第１電流および第２電流をそれぞれ接続
点Ａおよび接続点Ｂに供給する。変換回路２４は、差動
入力部１２のコレクタ出力から得られた接続点Ａおよび
接続点Ｂに現れる両電流の相対的な大きざに応じて単一
（シングル）出力をもたらす。この出力によって、トラ
ンジスタ３０の動作状態が交互に切り替えられる。例え
ば、もしトランジスタ１６のほうがトランジスタ１４よ
り多く電流を流している場合、接続点Ｂの電位は、トラ
ンジスタ３０を導通させるしきい値を超える電圧まで上
昇する。
反対に、トランジスタ１４にトランジスタ１６より多く
の電流が流れると、トランジスタ２６がトランジスタ２
８をオン方向にバイアスして、トランジスタ２８に最大
電流が流れる。接続点Ｂの電位はトランジスタ３０のし
きい値以下に減少し、それによってトランジスタ３０が
遮断される。比較器１０のトリップ・ポイント、すなわ
ちトランジスタ３０が両動作状態間で切替わるポイント
は、トランジスタ１４と１６から流れてくる電流が等し
くなる均衡点で発生する。このトリップ・ポイン］〜で
は、電流ｉがトランジスタ２６および２８を通して流れ
る。それ故、もし定電流源３４が電流１ｌＩＩｉを供給
すると、トランジスタ２６．２８および３０の電流密度
は、比較器のトリップ・ポイントで等しくなる。したが
って、トランジスタ３０のゲートの電圧がゲート・ソー
ス間電圧ＶＧＳの上下に変化するときに、トランジスタ
３０がトリップする。
の電流が流れると、トランジスタ２６がトランジスタ２
８をオン方向にバイアスして、トランジスタ２８に最大
電流が流れる。接続点Ｂの電位はトランジスタ３０のし
きい値以下に減少し、それによってトランジスタ３０が
遮断される。比較器１０のトリップ・ポイント、すなわ
ちトランジスタ３０が両動作状態間で切替わるポイント
は、トランジスタ１４と１６から流れてくる電流が等し
くなる均衡点で発生する。このトリップ・ポイン］〜で
は、電流ｉがトランジスタ２６および２８を通して流れ
る。それ故、もし定電流源３４が電流１ｌＩＩｉを供給
すると、トランジスタ２６．２８および３０の電流密度
は、比較器のトリップ・ポイントで等しくなる。したが
って、トランジスタ３０のゲートの電圧がゲート・ソー
ス間電圧ＶＧＳの上下に変化するときに、トランジスタ
３０がトリップする。
トランジスタ３０がオンとＡフに切り替えられる前に、
奇生容量ＣＰが充放電されなくてはならず、この充放電
によってスイッチング時間の遅延が発生する。Ｃｐは、
トランジスタ２８および３０のそれぞれのドレイン・ソ
ース間およびゲート・ソース間の固有寄生容量が合成さ
れたものである。大ぎいゲート電圧を発生する場合があ
り、かつ比較器のトリップ・ポイントにおける充電（放
電）電流が小さいため、大ぎなスイッチング時間遅延が
引き起こされる可能性がある。もしトランジスタ３０の
ゲートにおけるゲート電圧変動をトランジスタのしきい
値電圧のわずか上下の値で制限すなわちクランプするこ
とができれば、スイッチング時間の遅延を最小にできる
。
奇生容量ＣＰが充放電されなくてはならず、この充放電
によってスイッチング時間の遅延が発生する。Ｃｐは、
トランジスタ２８および３０のそれぞれのドレイン・ソ
ース間およびゲート・ソース間の固有寄生容量が合成さ
れたものである。大ぎいゲート電圧を発生する場合があ
り、かつ比較器のトリップ・ポイントにおける充電（放
電）電流が小さいため、大ぎなスイッチング時間遅延が
引き起こされる可能性がある。もしトランジスタ３０の
ゲートにおけるゲート電圧変動をトランジスタのしきい
値電圧のわずか上下の値で制限すなわちクランプするこ
とができれば、スイッチング時間の遅延を最小にできる
。
好適な実施例において、追加されたクランプ用トランジ
スタ３８ｆ３よび４０は、電圧の変動をトランジスタ３
０のしきい値電圧の±ｖＢＨに制限する（ここでＶＢＥ
はバイポーラ・トランジスタのベース・エミッタ間電圧
）ことによって、スイッチングの遅延を減少する。図示
のように、トランジスタ３８のコレクタ・エミッタ間の
導通経路は、端子４２ｄ３よび接続点８間に接続され、
一方トランジスタ３８のベースは接続点Ａに接続されて
いる。同様に、トランジスタ４０のコレクタ・エミッタ
間の導通経路は、端子４２！３よび接続点Ａ間に接続さ
れ、一方トランジスタ４０のベースは接続点口に接続さ
れている。動作電位Ｖ十が端子４２に与えられている。
スタ３８ｆ３よび４０は、電圧の変動をトランジスタ３
０のしきい値電圧の±ｖＢＨに制限する（ここでＶＢＥ
はバイポーラ・トランジスタのベース・エミッタ間電圧
）ことによって、スイッチングの遅延を減少する。図示
のように、トランジスタ３８のコレクタ・エミッタ間の
導通経路は、端子４２ｄ３よび接続点８間に接続され、
一方トランジスタ３８のベースは接続点Ａに接続されて
いる。同様に、トランジスタ４０のコレクタ・エミッタ
間の導通経路は、端子４２！３よび接続点Ａ間に接続さ
れ、一方トランジスタ４０のベースは接続点口に接続さ
れている。動作電位Ｖ十が端子４２に与えられている。
ここで、トランジスタ３０のゲート電圧がトランジスタ
のゲート・ソース間閾値電圧プラスｖＢＥに上昇すると
、常にトランジスタ４０は、トランジスタ２６のソース
電流を流し、これによってトランジスタ２８を流れる電
流を調整する。
のゲート・ソース間閾値電圧プラスｖＢＥに上昇すると
、常にトランジスタ４０は、トランジスタ２６のソース
電流を流し、これによってトランジスタ２８を流れる電
流を調整する。
この調整によって、電圧をｖＧｓ十ＶＢＥにクランプ、
すなわち制限するが、ここで、ｖＧｓはトランジスタ３
０のゲート・ソース間しきい値電圧である。同様に、接
続点Ｂでの電圧が低下すると、これはＶＧｓ−ＶＢＥの
値にクランプされる。
すなわち制限するが、ここで、ｖＧｓはトランジスタ３
０のゲート・ソース間しきい値電圧である。同様に、接
続点Ｂでの電圧が低下すると、これはＶＧｓ−ＶＢＥの
値にクランプされる。
したがって、スイッチング時間の遅延はトランジスタ３
０のゲート電圧および充電電流両方の関数であるため、
全体の電圧の変動はクランプ回路を加えることでより少
ない値にクランプされるので、奇生容量を充電する時間
の遅延は、クランプ回路を有しない比較器の時間遅延に
比較して少なくなる。
０のゲート電圧および充電電流両方の関数であるため、
全体の電圧の変動はクランプ回路を加えることでより少
ない値にクランプされるので、奇生容量を充電する時間
の遅延は、クランプ回路を有しない比較器の時間遅延に
比較して少なくなる。
図面は、本発明の一実施例である電圧クランプ差動シン
グル・エンド比較器の回路図である。 （主要符号の説明） １０・・・比較器、１２・・・差動入力部、１４．１６
・・・バイポーラＰＮＰ・マルチ・コレクタ・トランジ
スタ、１８．２０・・・差動信号入力端子、２２・・・
定電流源、 ２４・・・差動シングル・エンド変換回路、２６．２８
・・・ＮＭＯ８トランジスタ、３０・・・出力ＮＭＯ８
トランジスタ、３２・・・共通端子、３３・・・出力端
子、３４・・・定電流源、３８．４０・・・クランプ・
１−ランジスタ、Ａ、Ｂ・・・接続点、ＣＰ・・・寄生
番組、
グル・エンド比較器の回路図である。 （主要符号の説明） １０・・・比較器、１２・・・差動入力部、１４．１６
・・・バイポーラＰＮＰ・マルチ・コレクタ・トランジ
スタ、１８．２０・・・差動信号入力端子、２２・・・
定電流源、 ２４・・・差動シングル・エンド変換回路、２６．２８
・・・ＮＭＯ８トランジスタ、３０・・・出力ＮＭＯ８
トランジスタ、３２・・・共通端子、３３・・・出力端
子、３４・・・定電流源、３８．４０・・・クランプ・
１−ランジスタ、Ａ、Ｂ・・・接続点、ＣＰ・・・寄生
番組、
Claims (4)
- （１）引加される入力信号に応答して、差動関係にある
第１出力電流および第２出力電流をもたらす差動入力部
を有する、集積化された比較器であつて： 前記の差動関係にある第１出力電流および第２出力電流
に応答し、単一の出力信号をもたらす一対のＭＯＳトラ
ンジスタを有する、差動シングル・エンド変換回路； 出力に所定値の電流を供給する電流源手段；ゲート電極
、ドレイン電極およびソース電極を有する追加的なＭＯ
Ｓトランジスタであって、前記ゲート電極が前記差動シ
ングル・エンド変換回路に接続されて前記単一出力信号
を受信し、前記ドレイン電極およびソース電極が前記電
流源手段から供給される前記電流の電流経路内に接続さ
れ、前記ドレイン電極が当該比較器の出力へと接続され
るところの、ＭＯＳトランジスタ；ならびに 前記追加的ＭＯＳトランジスタの前記ゲート電極の電圧
変動を、該トランジスタのゲートしきい値電圧を中心と
して所定の上限および下限内に限定するクランプ回路； から成る比較器。 - （２）請求項１記載の比較器であつて： 前記一対のＭＯＳトランジスタは、各々ゲート電極、ド
レイン電極およびソース電極を有し、前記ゲート電極は
相互に接続され、前記一対のＭＯＳトランジスタのうち
の第１トランジスタの前記ドレイン電極およびソース電
極は前記の差動関係にある第１電流経路内に接続され、
前記一対のＭＯＳトランジスタのうちの第２トランジス
タの前記ドレイン電極およびソース電極は前記差動関係
にある第２電流経路内に接続され、前記第１トランジス
タの前記ドレイン電極は前記一対のＭＯＳトランジスタ
の前記ゲート電極に接続され、前記第２トランジスタの
前記ドレイン電極は前記追加的ＭＯＳトランジスタの前
記ゲート電極に接続される、 ことを特徴とする比較器。 - （３）請求項２記載の比較器であつて： 前記クランプ回路は、 第１電極、第２電極および制御電極を有する第１トラン
ジスタであり、前記第１電極が前記一対のＭＯＳトラン
ジスタのうちの第１トランジスタの前記ドレイン電極に
接続され、前記第２電極が電源導体に接続され、前記制
御電極が前記一対のＭＯＳトランジスタのうちの前記第
２トランジスタの前記ドレイン電極に接続される、第１
トランジスタ；ならびに 第１電極、第２電極および制御電極を有する第２トラン
ジスタであり、前記第１電極が前記一対のＭＯＳトラン
ジスタのうちの前記第２トランジスタの前記ドレイン電
極に接続され、前記第２電極が前記電源導体に接続され
、前記制御電極が前記一対のＭＯＳトランジスタのうち
の前記第１トランジスタの前記ドレイン電極に接続され
る、第２トランジスタ； から構成される、 ことを特徴とする比較器。 - （４）請求項３記載の比較器であつて： 前記差動入力部は、 一対のマルチ・コレクタ・トランジスタであり、これら
の両トランジスタの各々の第１コレクタが当該両トラン
ジスタのベースに接続され、該ベースが互に接続され、
両エミッタが前記入力信号が印加される第１端子および
第２端子にそれぞれ接続され、該一対のトランジスタの
うちの第１トランジスタの第２コレクタが前記一対のＭ
ＯＳトランジスタのうちの前記第１トランジスタの前記
ドレイン電極に接続され、該一対のトランジスタのうち
の第２トランジスタの第２コレクタが前記一対のＭＯＳ
トランジスタのうちの前記第２トランジスタの前記ドレ
イン電極に接続される、一対のマルチ・コレクタ・トラ
ンジスタ；ならびに 前記一対のマルチ・コレクタ・トランジスタの前記ベー
スに接続され、所定値の電流を流す電流供給手段； から構成される、 ことを特徴とする比較器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/215,118 US4885484A (en) | 1988-07-05 | 1988-07-05 | Voltage clamped differential to single ended converter circuit |
| US215,118 | 1988-07-05 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0265409A true JPH0265409A (ja) | 1990-03-06 |
Family
ID=22801734
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1171765A Pending JPH0265409A (ja) | 1988-07-05 | 1989-07-03 | 電圧クランプ差動シングル・エンド比較器 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4885484A (ja) |
| EP (1) | EP0349954A3 (ja) |
| JP (1) | JPH0265409A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5898323A (en) * | 1996-05-29 | 1999-04-27 | Kabushiki Kaisha Toshiba | Level comparator |
Families Citing this family (49)
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