JPH0670384A - クロスコネクト装置 - Google Patents
クロスコネクト装置Info
- Publication number
- JPH0670384A JPH0670384A JP4223700A JP22370092A JPH0670384A JP H0670384 A JPH0670384 A JP H0670384A JP 4223700 A JP4223700 A JP 4223700A JP 22370092 A JP22370092 A JP 22370092A JP H0670384 A JPH0670384 A JP H0670384A
- Authority
- JP
- Japan
- Prior art keywords
- section
- unit
- pointer
- signal
- overhead
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000003780 insertion Methods 0.000 claims abstract description 11
- 230000037431 insertion Effects 0.000 claims abstract description 11
- 239000011159 matrix material Substances 0.000 claims abstract description 11
- 230000005540 biological transmission Effects 0.000 claims abstract description 9
- 230000006870 function Effects 0.000 claims description 6
- 238000000034 method Methods 0.000 claims 1
- 230000004044 response Effects 0.000 claims 1
- 238000006243 chemical reaction Methods 0.000 abstract description 12
- 239000000284 extract Substances 0.000 abstract description 6
- 238000000605 extraction Methods 0.000 description 10
- 238000010586 diagram Methods 0.000 description 5
- RGNPBRKPHBKNKX-UHFFFAOYSA-N hexaflumuron Chemical compound C1=C(Cl)C(OC(F)(F)C(F)F)=C(Cl)C=C1NC(=O)NC(=O)C1=C(F)C=CC=C1F RGNPBRKPHBKNKX-UHFFFAOYSA-N 0.000 description 5
- 230000001360 synchronised effect Effects 0.000 description 3
- 230000002159 abnormal effect Effects 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】
【目的】経路切り替えが起こった場合においても、同期
状態が正常な信号を出力させ、装置内の処理や構成を簡
略化する。 【構成】受信用のインターフェース変換部１１、クロッ
ク抽出部１２、オーバーヘッド終端部１３から成る受信
インターフェース部１と、マトリックススイッチ部２
と、送信用のインターフェース変換部３１、クロック抽
出部３２、オーバーヘッド挿入部３３、ポインタ処理部
３４から成る送信インターフェース部３と、網同期クロ
ック分配部４とで構成され、特に、マトリックススイッ
チ部２の後段の送信インターフェース部３にポインタの
解釈判定手段、位相調整手段、ポインタ生成手段を有し
ている。
状態が正常な信号を出力させ、装置内の処理や構成を簡
略化する。 【構成】受信用のインターフェース変換部１１、クロッ
ク抽出部１２、オーバーヘッド終端部１３から成る受信
インターフェース部１と、マトリックススイッチ部２
と、送信用のインターフェース変換部３１、クロック抽
出部３２、オーバーヘッド挿入部３３、ポインタ処理部
３４から成る送信インターフェース部３と、網同期クロ
ック分配部４とで構成され、特に、マトリックススイッ
チ部２の後段の送信インターフェース部３にポインタの
解釈判定手段、位相調整手段、ポインタ生成手段を有し
ている。
Description
【０００１】
【産業上の利用分野】本発明はクロスコネクト装置に関
し、特にＳＤＨ（同期デジタルハイアラーキ）のＳＴＭ
（同期転送モード）−Ｎ（Ｎ＝０、１、…）信号を入出
力インターフェースとし、ＳＴＭ−Ｎ（Ｎ≧０）単位で
クロスコネクトを行うクロスコネクト装置に関する。
し、特にＳＤＨ（同期デジタルハイアラーキ）のＳＴＭ
（同期転送モード）−Ｎ（Ｎ＝０、１、…）信号を入出
力インターフェースとし、ＳＴＭ−Ｎ（Ｎ≧０）単位で
クロスコネクトを行うクロスコネクト装置に関する。
【０００２】
【従来の技術】従来のクロスコネクト装置の構成例を図
３に示す。同図において、参照符号１は受信インターフ
ェース部を示し、例えばＳＯＮＥＴ（光同期伝送網）に
おけるＳＴＳＸ−１信号を入力する。１１はインターフ
ェース変換部を示し、入力信号のインターフェース変換
（例えば、バイポータ／ユニポーラ変換及び復号化）を
行う。１２はクロック抽出部を示し、データ信号からク
ロックを抽出する。１３はオーバヘッド終端部を示し、
クロック抽出部１２の出力クロックを用いてオーバヘッ
ド（ＳＯＮＥＴにおいてはセクション、ラインオーバー
ヘッド）の終端処理を行う。２はマトリックススイッチ
部を示し、入力ポートと出力ポートとの間のスイッチン
グを行う。ここでは信号の経路は変わるが、信号自体の
変化はない。３０は送信インターフェース部を示し、マ
トリックススイッチ部２からの出力を入力し、クロック
抽出部３２でクロックを抽出する。３３はオーバーヘッ
ド挿入部を示し、クロック抽出部３２の出力クロックを
用いてオーバーヘッド（ＳＯＮＥＴにおいてはセクショ
ン、ラインオーバーヘッド）挿入処理を行う。３１はイ
ンターフェース変換部を示し、例えばＳＴＳＸ−１信号
を出力する場合には、符号化、ユニポーラ／バイポーラ
変換を行う。
３に示す。同図において、参照符号１は受信インターフ
ェース部を示し、例えばＳＯＮＥＴ（光同期伝送網）に
おけるＳＴＳＸ−１信号を入力する。１１はインターフ
ェース変換部を示し、入力信号のインターフェース変換
（例えば、バイポータ／ユニポーラ変換及び復号化）を
行う。１２はクロック抽出部を示し、データ信号からク
ロックを抽出する。１３はオーバヘッド終端部を示し、
クロック抽出部１２の出力クロックを用いてオーバヘッ
ド（ＳＯＮＥＴにおいてはセクション、ラインオーバー
ヘッド）の終端処理を行う。２はマトリックススイッチ
部を示し、入力ポートと出力ポートとの間のスイッチン
グを行う。ここでは信号の経路は変わるが、信号自体の
変化はない。３０は送信インターフェース部を示し、マ
トリックススイッチ部２からの出力を入力し、クロック
抽出部３２でクロックを抽出する。３３はオーバーヘッ
ド挿入部を示し、クロック抽出部３２の出力クロックを
用いてオーバーヘッド（ＳＯＮＥＴにおいてはセクショ
ン、ラインオーバーヘッド）挿入処理を行う。３１はイ
ンターフェース変換部を示し、例えばＳＴＳＸ−１信号
を出力する場合には、符号化、ユニポーラ／バイポーラ
変換を行う。
【０００３】
【発明が解決しようとする課題】この従来のクロスコネ
クト装置では、経路変換が起こった場合、すなわち、マ
トリックススイッチ部２の入力ポート、出力ポートの接
続が変わり、内部の経路が変化した場合における任意の
出力ポートに着目したとき、経路切り替えの前後の入力
信号に関して、経路長に対する誤差、タイミングの誤差
があるため、位相条件、タイミング条件が同じでない。
このために、装置からの出力信号のフレームの位置が異
常になり、一時的に同期はずれとなり、後段に接続され
る装置にてアラームが発生するという問題点がある。
クト装置では、経路変換が起こった場合、すなわち、マ
トリックススイッチ部２の入力ポート、出力ポートの接
続が変わり、内部の経路が変化した場合における任意の
出力ポートに着目したとき、経路切り替えの前後の入力
信号に関して、経路長に対する誤差、タイミングの誤差
があるため、位相条件、タイミング条件が同じでない。
このために、装置からの出力信号のフレームの位置が異
常になり、一時的に同期はずれとなり、後段に接続され
る装置にてアラームが発生するという問題点がある。
【０００４】また、各チャネルが全て非同期で動作する
ため、装置内におけるオーバーヘッド信号の設定などの
制御が複雑になるという問題点もある。
ため、装置内におけるオーバーヘッド信号の設定などの
制御が複雑になるという問題点もある。
【０００５】
【課題を解決するための手段】本発明のクロスコネクト
装置は、受信インタフェース部からマトリックススイッ
チ部の入力ポートに与えられるデジタル信号の出力ポー
トへの接続を替えることによって経路の切り替えを行な
い送信インタフェース部から出力するクロスコネクト装
置において、前記送信インタフェース部は、ポインタの
解釈判定機能手段と位相調整機能手段とポインタ生成機
能手段とをもつポインタ処理部と、そのポインタ処理後
のデジタル信号にオーバヘッドを挿入するオーバヘッド
挿入部と、そのオーバヘッド挿入後に符号化処理するイ
ンタフェース変換部とを備えていることを特徴とする。
装置は、受信インタフェース部からマトリックススイッ
チ部の入力ポートに与えられるデジタル信号の出力ポー
トへの接続を替えることによって経路の切り替えを行な
い送信インタフェース部から出力するクロスコネクト装
置において、前記送信インタフェース部は、ポインタの
解釈判定機能手段と位相調整機能手段とポインタ生成機
能手段とをもつポインタ処理部と、そのポインタ処理後
のデジタル信号にオーバヘッドを挿入するオーバヘッド
挿入部と、そのオーバヘッド挿入後に符号化処理するイ
ンタフェース変換部とを備えていることを特徴とする。
【０００６】
【実施例】次に本発明について、図面を参照して説明す
る。
る。
【０００７】図１は、本発明の一実施例のブロック図で
ある。同図において、参照符号１は受信インターフェー
ス部を示し、例えばＳＯＮＥＴにおけるＳＴＳＸ−１信
号（５１．８４Ｍｂ／ｓのバイポーラ信号）が入力され
る。入力信号は、インターフェース変換部１１でバイポ
ーラ／ユニポーラ変換及び復号化（例えば、Ｂ３ＺＳの
デコード）が行われる。クロック抽出部１２では、主信
号よりクロックを抽出し、オーバーヘッド終端部１３で
は、クロック抽出部１２の出力クロックを用いてオーバ
ーヘッド（ＳＯＮＥＴにおいては、セクション、ライン
オーバーヘッド）の終端処理が行われる。２はマトリッ
クススイッチ部を示し、ｎ段スイッチ（例えば、５段ス
イッチ）で構成され、入力ポートと出力ポートとの間の
スイッチングが行われる。ここで信号の経路変更を行う
が、信号自体は変化しない。３は送信インターフェース
分を示し、マトリックススイッチ部２からの信号を入力
し、クロック抽出部３２においてクロック抽出を行う。
ポインタ処理部３４では、ポインタの解釈、判定、位相
調整、すなわち、クロックの乗せ変えを行いポインタ付
け替えを行い、ポインタを生成し挿入する。オーバーヘ
ッド挿入部３３では、網同期クロック分配部４から与え
られるフレーム信号、クロック信号に応じて処理を行
う。インターフェース変換部３１では、例えば、ＳＴＳ
Ｘ−１信号を出力する場合は、符号化（Ｂ３ＺＳエンコ
ード）及びユニポーラ／バイポーラ変換を行ってＳＴＳ
Ｘ−１信号に変換して出力する。
ある。同図において、参照符号１は受信インターフェー
ス部を示し、例えばＳＯＮＥＴにおけるＳＴＳＸ−１信
号（５１．８４Ｍｂ／ｓのバイポーラ信号）が入力され
る。入力信号は、インターフェース変換部１１でバイポ
ーラ／ユニポーラ変換及び復号化（例えば、Ｂ３ＺＳの
デコード）が行われる。クロック抽出部１２では、主信
号よりクロックを抽出し、オーバーヘッド終端部１３で
は、クロック抽出部１２の出力クロックを用いてオーバ
ーヘッド（ＳＯＮＥＴにおいては、セクション、ライン
オーバーヘッド）の終端処理が行われる。２はマトリッ
クススイッチ部を示し、ｎ段スイッチ（例えば、５段ス
イッチ）で構成され、入力ポートと出力ポートとの間の
スイッチングが行われる。ここで信号の経路変更を行う
が、信号自体は変化しない。３は送信インターフェース
分を示し、マトリックススイッチ部２からの信号を入力
し、クロック抽出部３２においてクロック抽出を行う。
ポインタ処理部３４では、ポインタの解釈、判定、位相
調整、すなわち、クロックの乗せ変えを行いポインタ付
け替えを行い、ポインタを生成し挿入する。オーバーヘ
ッド挿入部３３では、網同期クロック分配部４から与え
られるフレーム信号、クロック信号に応じて処理を行
う。インターフェース変換部３１では、例えば、ＳＴＳ
Ｘ−１信号を出力する場合は、符号化（Ｂ３ＺＳエンコ
ード）及びユニポーラ／バイポーラ変換を行ってＳＴＳ
Ｘ−１信号に変換して出力する。
【０００８】図２は本実施例のポインタ処理部３４の構
成を示すブロック図である。ポインタ解釈判定部５１
で、フレームカウンタ５２の出力のタイミングパルスに
よってポインタを取り出し、解釈、判定を行う。フレー
ムカウンタ５２は、図１におけるクロック抽出部３２か
らのクロック信号、フレーム信号を入力し、ポインタの
位置を示すパルスなどのタイミングパルスを出力する。
書き込み（Ｗ）カウンタ５４では、フレームカウンタ５
２によるタイミングと、ポインタ解釈判定部５１で判定
した結果とに応じてアドレス値を歩進させて、入力デー
タ信号をメモリ５３に書き込む。メモリ５３は入力信号
のタイミングと網同期タイミングとの位相差吸収のため
のメモリである。読み出し（Ｒ）カウンタ５５からのア
ドレス値に応じてメモリ５３からデータを読み出す。位
相比較部５６は、書き込みカウンタ５４と読み出しカウ
ンタ５５との位相を比較し、その結果を位相調整制御部
５７に出力する。フレームカウンタ５８は、図１におけ
る網同期クロック分配部４からのフレーム信号とクロッ
ク信号とを受信し、ポインタ位置などのタイミングパル
スを生成する。位相調整制御部５７では、位相比較結果
をもとに、位相調整を行い、読み出しカウンタ５５、ポ
インタ生成部５９を制御する。ポインタ生成部５９で
は、タイミングパルス、位相調整制御信号を入力し、ポ
インタ値の計算、状態フラグの生成を行う。ポインタ挿
入部６０では、ポインタ生成部５９で生成したポインタ
をタイミングパルスによる所定の位置に挿入して出力す
る。
成を示すブロック図である。ポインタ解釈判定部５１
で、フレームカウンタ５２の出力のタイミングパルスに
よってポインタを取り出し、解釈、判定を行う。フレー
ムカウンタ５２は、図１におけるクロック抽出部３２か
らのクロック信号、フレーム信号を入力し、ポインタの
位置を示すパルスなどのタイミングパルスを出力する。
書き込み（Ｗ）カウンタ５４では、フレームカウンタ５
２によるタイミングと、ポインタ解釈判定部５１で判定
した結果とに応じてアドレス値を歩進させて、入力デー
タ信号をメモリ５３に書き込む。メモリ５３は入力信号
のタイミングと網同期タイミングとの位相差吸収のため
のメモリである。読み出し（Ｒ）カウンタ５５からのア
ドレス値に応じてメモリ５３からデータを読み出す。位
相比較部５６は、書き込みカウンタ５４と読み出しカウ
ンタ５５との位相を比較し、その結果を位相調整制御部
５７に出力する。フレームカウンタ５８は、図１におけ
る網同期クロック分配部４からのフレーム信号とクロッ
ク信号とを受信し、ポインタ位置などのタイミングパル
スを生成する。位相調整制御部５７では、位相比較結果
をもとに、位相調整を行い、読み出しカウンタ５５、ポ
インタ生成部５９を制御する。ポインタ生成部５９で
は、タイミングパルス、位相調整制御信号を入力し、ポ
インタ値の計算、状態フラグの生成を行う。ポインタ挿
入部６０では、ポインタ生成部５９で生成したポインタ
をタイミングパルスによる所定の位置に挿入して出力す
る。
【０００９】
【発明の効果】以上説明したように本発明によれば、経
路切り替えが起こった場合においても、同期はずれの状
態にならず、後段に接続される装置においてアラームが
発生しない。また、各チャネルが同期して動作している
ため、装置内における、オーバーヘッドの設定処理など
の制御が行い易く、また、回路構成も簡単になる。
路切り替えが起こった場合においても、同期はずれの状
態にならず、後段に接続される装置においてアラームが
発生しない。また、各チャネルが同期して動作している
ため、装置内における、オーバーヘッドの設定処理など
の制御が行い易く、また、回路構成も簡単になる。
【図１】本発明の実施例のブロック図。
【図２】本発明の実施例の詳細ブロック図。
【図３】従来装置のブロック図。
１ 受信インターフェース部 ２ マトリックススイッチ部 ３ 送信インターフェース部 ４ 網同期クロック分配部 １１ インターフェース変換部 １２ クロック抽出部 １３ オーバーヘッド終端部 ３１ インターフェース変換部 ３２ クロック抽出部 ３３ オーバーヘッド挿入部 ３４ ポインタ処理部 ５１ ポインタ解釈判定部 ５２ フレームカウンタ ５３ メモリ ５４ 書き込み（Ｗ）カウンタ ５５ 読み出し（Ｒ）カウンタ ５６ 位相比較部 ５７ 位相調整制御部 ５８ フレームカウンタ ５９ ポインタ生成部 ６０ ポインタ挿入部
Claims (2)
- 【請求項１】 受信インタフェース部からマトリックス
スイッチ部の入力ポートに与えられるデジタル信号の出
力ポートへの接続を替えることによって経路の切り替え
を行ない送信インタフェース部から出力するクロスコネ
クト装置において、前記送信インタフェース部は、ポイ
ンタの解釈判定機能手段と位相調整機能手段とポインタ
生成機能手段とをもつポインタ処理部と、そのポインタ
処理後のデジタル信号にオーバヘッドを挿入するオーバ
ヘッド挿入部と、そのオーバヘッド挿入後に符号化処理
するインタフェース変換部とを備えていることを特徴と
するクロスコネクト装置。 - 【請求項２】 前記ポインタ処理部の前記位相調整手段
は、前記マトリックススイッチ部の出力ポートからのデ
ジタル信号から抽出したクロック信号に応じて発生する
書込みアドレス信号と、網同期用のクロック信号に応じ
て発生する読出しアドレス信号とによりデジタル信号を
書込みおよび読出す位相調整用のメモリを有する請求項
１記載のクロスコネクト装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4223700A JP2962061B2 (ja) | 1992-08-24 | 1992-08-24 | クロスコネクト装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4223700A JP2962061B2 (ja) | 1992-08-24 | 1992-08-24 | クロスコネクト装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0670384A true JPH0670384A (ja) | 1994-03-11 |
| JP2962061B2 JP2962061B2 (ja) | 1999-10-12 |
Family
ID=16802291
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4223700A Expired - Lifetime JP2962061B2 (ja) | 1992-08-24 | 1992-08-24 | クロスコネクト装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2962061B2 (ja) |
-
1992
- 1992-08-24 JP JP4223700A patent/JP2962061B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2962061B2 (ja) | 1999-10-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH04261239A (ja) | デジタルｔｄｍデータストリームをポインタ処理する方法およびシステム | |
| US6920603B2 (en) | Path error monitoring method and apparatus thereof | |
| JPH07202865A (ja) | 高速通信システム、高速通信実行方法及び高速通信方法 | |
| US5128939A (en) | Method of phase-converting frame and apparatus using same | |
| US5515362A (en) | Digital signal transmission apparatus | |
| JPH02226926A (ja) | 多重チャネルｐｃｍタイプのリング上にｈｄｌｃフレームを伝送するためのシステム | |
| JP3290534B2 (ja) | パスプロテクションスイッチ装置 | |
| JP3656140B2 (ja) | Ｓｄｈデータ伝送システムのリタイミング構造 | |
| JP3429994B2 (ja) | セルバッファ回路 | |
| JPH0670384A (ja) | クロスコネクト装置 | |
| US5481215A (en) | Coherent multiplexer controller | |
| JP3199418B2 (ja) | データレート変換装置 | |
| JPH0338128A (ja) | 無瞬断切替方法 | |
| JP2000196462A (ja) | パラレル／シリアル変換回路及びこれを有する同期多重伝送装置 | |
| JP2872011B2 (ja) | Ａｔｍ通信システムにおける送信データの現用予備両系バイト位相合せ装置 | |
| JPH01261939A (ja) | マルチフレーム同期装置 | |
| JP2856578B2 (ja) | クロスコネクト装置 | |
| JP2842678B2 (ja) | 位相情報転送方式 | |
| CA2019586C (en) | Interface circuit for data transmission between a microprocessor system and a time-division-multiplexed system | |
| KR940007154B1 (ko) | 동기 다중화기에서의 송수신부 고속 신호 경로상태 감시기 | |
| JP2611629B2 (ja) | 無瞬断切替方式 | |
| KR100421954B1 (ko) | 동기식 디지털 계위 신호의 타입 변환장치 및 그 방법 | |
| JP2713009B2 (ja) | 遅延時間差吸収装置 | |
| JP2658927B2 (ja) | 多重伝送方法およびその装置 | |
| JP3102164B2 (ja) | デスタッフ回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990706 |