JPH0670453A - 過電流防止回路 - Google Patents
過電流防止回路Info
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- JPH0670453A JPH0670453A JP21292592A JP21292592A JPH0670453A JP H0670453 A JPH0670453 A JP H0670453A JP 21292592 A JP21292592 A JP 21292592A JP 21292592 A JP21292592 A JP 21292592A JP H0670453 A JPH0670453 A JP H0670453A
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- Japan
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Links
- 230000002265 prevention Effects 0.000 title claims abstract description 9
- 230000003321 amplification Effects 0.000 claims description 12
- 238000003199 nucleic acid amplification method Methods 0.000 claims description 12
- 230000007704 transition Effects 0.000 claims description 3
- 239000004065 semiconductor Substances 0.000 description 8
- 238000010586 diagram Methods 0.000 description 5
- 241000282376 Panthera tigris Species 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
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- 238000012544 monitoring process Methods 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
Landscapes
- Protection Of Static Devices (AREA)
- Emergency Protection Circuit Devices (AREA)
Abstract
(57)【要約】
【目的】 本発明は過電流防止回路に関し、簡単な回路
構成でありながら、出力増幅素子の有効動作範囲を縮め
ることなく、許容値以上の電流を流さないようにできる
過電流防止回路を得ることを目的とする。 【構成】 本発明の過電流防止回路は、負荷を駆動する
トランジスタＱ1 に、このトランジスタＱ1 に流れる電
流に相応する電流を流すトランジスタＱ3 を接続してあ
る。また、このトランジスタＱ3 には、このトランジス
タＱ3 の印加電圧が所定電圧以下に降下した際、それに
伴いオフ状態からオン状態に変移するトランジスタＱ4
を接続してあり、このトランジスタＱ4 の状態変移に基
づいて前記トランジスタＱ1 に流れる電流を抑制するよ
う構成している。
構成でありながら、出力増幅素子の有効動作範囲を縮め
ることなく、許容値以上の電流を流さないようにできる
過電流防止回路を得ることを目的とする。 【構成】 本発明の過電流防止回路は、負荷を駆動する
トランジスタＱ1 に、このトランジスタＱ1 に流れる電
流に相応する電流を流すトランジスタＱ3 を接続してあ
る。また、このトランジスタＱ3 には、このトランジス
タＱ3 の印加電圧が所定電圧以下に降下した際、それに
伴いオフ状態からオン状態に変移するトランジスタＱ4
を接続してあり、このトランジスタＱ4 の状態変移に基
づいて前記トランジスタＱ1 に流れる電流を抑制するよ
う構成している。
Description
【０００１】
【産業上の利用分野】本発明は過電流防止回路に関し、
特に、半導体増幅素子の増幅能力を損なうことなく、比
較的簡単な回路構成で半導体増幅素子の過電流の防止を
達成できるようにした過電流防止回路に係る。
特に、半導体増幅素子の増幅能力を損なうことなく、比
較的簡単な回路構成で半導体増幅素子の過電流の防止を
達成できるようにした過電流防止回路に係る。
【０００２】
【従来の技術】半導体増幅素子、例えば、トランジスタ
の増幅回路は図３に示す如き回路が知られている。同図
において、前段増幅回路Ａ１の出力、即ち、トランジス
タＱ1のベース電位（Ａ点の電位）を制御することによ
り、出力トランジスタＱ2 のベース電流（Ｂ点を流れる
電流）を変更する。その結果、前記出力トランジスタＱ
2 のコレクタ電流を制御できるようになっている。
の増幅回路は図３に示す如き回路が知られている。同図
において、前段増幅回路Ａ１の出力、即ち、トランジス
タＱ1のベース電位（Ａ点の電位）を制御することによ
り、出力トランジスタＱ2 のベース電流（Ｂ点を流れる
電流）を変更する。その結果、前記出力トランジスタＱ
2 のコレクタ電流を制御できるようになっている。
【０００３】ところで、前記出力トランジスタＱ2 のコ
レクタ（ｃ点）が、何らかの原因で電源ライン（Ｖcc）
にショートしているときに、Ａ点の電位が高くなると、
前記出力トランジスタＱ2 に過大なコレクタ電流、即
ち、出力電流が流れることになる。そのため、前記出力
トランジスタＱ2 は破壊されてしまう。このような不都
合の招来を避けるために、出力トランジスタＱ2 の出力
電流をある所定値以上は流れないよう制限する過電流防
止回路が種々知られている。
レクタ（ｃ点）が、何らかの原因で電源ライン（Ｖcc）
にショートしているときに、Ａ点の電位が高くなると、
前記出力トランジスタＱ2 に過大なコレクタ電流、即
ち、出力電流が流れることになる。そのため、前記出力
トランジスタＱ2 は破壊されてしまう。このような不都
合の招来を避けるために、出力トランジスタＱ2 の出力
電流をある所定値以上は流れないよう制限する過電流防
止回路が種々知られている。
【０００４】
【発明が解決しようとする課題】しかしながら、従来の
過電流防止回路によると、出力トランジスタＱ2 の有効
動作範囲を縮めてしまったり、回路規模が大きく複雑に
なる等の欠点があった。
過電流防止回路によると、出力トランジスタＱ2 の有効
動作範囲を縮めてしまったり、回路規模が大きく複雑に
なる等の欠点があった。
【０００５】そこで、本発明はそのような従来の問題点
を考慮し、簡単な回路構成でありながら、出力増幅素子
の有効動作範囲を縮めることなく、許容値以上の電流を
流さないようにできる過電流防止回路を得ることを目的
とする。
を考慮し、簡単な回路構成でありながら、出力増幅素子
の有効動作範囲を縮めることなく、許容値以上の電流を
流さないようにできる過電流防止回路を得ることを目的
とする。
【０００６】
【課題を解決するための手段】本発明の過電流防止回路
は、負荷を駆動する増幅素子に、この増幅素子に流れる
電流に相応する電流を流す第１の制御素子を接続してあ
る。また、この第１の制御素子には、この第１の制御素
子の印加電圧が所定電圧以下に降下した際、それに伴い
オフ状態からオン状態に変移する第２の制御素子を接続
してあり、この第２の制御素子の状態変移に基づいて前
記増幅素子に流れる電流を抑制するよう構成している。
は、負荷を駆動する増幅素子に、この増幅素子に流れる
電流に相応する電流を流す第１の制御素子を接続してあ
る。また、この第１の制御素子には、この第１の制御素
子の印加電圧が所定電圧以下に降下した際、それに伴い
オフ状態からオン状態に変移する第２の制御素子を接続
してあり、この第２の制御素子の状態変移に基づいて前
記増幅素子に流れる電流を抑制するよう構成している。
【０００７】
【作用】第１の制御素子は前記増幅素子に流れる電流の
大きさを監視する役を担っており、第１の制御素子の印
加電圧が降下して所定電圧に達すると、換言すれば、前
記増幅素子に流れる電流が許容限界値に達すると、前記
第２の制御素子がオフ状態からオン状態に変移する。そ
して、この第２の制御素子を通じて前記増幅素子に対す
る過剰ドライブ電流が分流される結果、前記増幅素子に
は許容限界値を超える電流が流れなくなる。
大きさを監視する役を担っており、第１の制御素子の印
加電圧が降下して所定電圧に達すると、換言すれば、前
記増幅素子に流れる電流が許容限界値に達すると、前記
第２の制御素子がオフ状態からオン状態に変移する。そ
して、この第２の制御素子を通じて前記増幅素子に対す
る過剰ドライブ電流が分流される結果、前記増幅素子に
は許容限界値を超える電流が流れなくなる。
【０００８】
【実施例】以下、図面を参照しながら本発明の一実施例
について詳細に説明する。図１は過電流防止回路を含む
半導体増幅回路の要部を示す回路構成図である。同図に
おいて、前段増幅回路Ａ１の出力端子はトランジスタＱ
1 のベースに接続してあり、このトランジスタＱ1 のエ
ミッタはトランジスタＱ3 とトランジスタＱ2 の双方の
ベースに接続してある。また、このトランジスタＱ1 の
コレクタはプラス電源ライン（Ｖcc）に接続している。
について詳細に説明する。図１は過電流防止回路を含む
半導体増幅回路の要部を示す回路構成図である。同図に
おいて、前段増幅回路Ａ１の出力端子はトランジスタＱ
1 のベースに接続してあり、このトランジスタＱ1 のエ
ミッタはトランジスタＱ3 とトランジスタＱ2 の双方の
ベースに接続してある。また、このトランジスタＱ1 の
コレクタはプラス電源ライン（Ｖcc）に接続している。
【０００９】一方、前記トランジスタＱ3 と前記トラン
ジスタＱ2 のエミッタは共に他の電源ライン（ＧＮＤ）
に接続してあり、前記トランジスタＱ3 のコレクタは抵
抗Ｒ 1 を介して前記プラス電源ライン（Ｖcc）に接続し
ている。また、前記トランジスタＱ3 のコレクタはトラ
ンジスタＱ4 のベースにも接続してあり、このトランジ
スタＱ4 のコレクタは前記電源ライン（ＧＮＤ）に接続
してある。そして、前記トランジスタＱ4 のエミッタは
前記トランジスタＱ1 のベースに接続してある。なお、
前記トランジスタＱ2 のコレクタは図示を省略している
が、外付けの負荷に接続される。また、前述の回路構成
は集積回路としてワンチップの半導体装置として製作す
るとよい。
ジスタＱ2 のエミッタは共に他の電源ライン（ＧＮＤ）
に接続してあり、前記トランジスタＱ3 のコレクタは抵
抗Ｒ 1 を介して前記プラス電源ライン（Ｖcc）に接続し
ている。また、前記トランジスタＱ3 のコレクタはトラ
ンジスタＱ4 のベースにも接続してあり、このトランジ
スタＱ4 のコレクタは前記電源ライン（ＧＮＤ）に接続
してある。そして、前記トランジスタＱ4 のエミッタは
前記トランジスタＱ1 のベースに接続してある。なお、
前記トランジスタＱ2 のコレクタは図示を省略している
が、外付けの負荷に接続される。また、前述の回路構成
は集積回路としてワンチップの半導体装置として製作す
るとよい。
【００１０】而して、前記トランジスタＱ1 のベースの
電位が上昇してくると、前記トランジスタＱ2 と前記ト
ランジスタＱ3 のベース電位が共に上昇する。それに伴
い、これらトランジスタＱ2 、Ｑ3 のコレクタ電流が増
加する。トランジスタＱ3 のコレクタ電流が増加するに
つれて、前記抵抗Ｒ1 での電圧降下が増してくる。その
ため、前記トランジスタＱ4 のベース電位は前記トラン
ジスタＱ3 のコレクタ電流の増加と共にますます低下し
てくる。そして、このベース電位が低下してゆき、これ
が前記トランジスタＱ1 のベース電位（トランジスタＱ
4 のエミッタ電位に同じ）からダイオードの順方向降下
電圧を差し引いた電位に達すると、前記トランジスタＱ
4 に電流が流れ出す。さらに、前記トランジスタＱ4 の
ベース電位が低下すれば、前記トランジスタＱ4 にはま
すます多く電流が流れる。その結果、前記トランジスタ
Ｑ1 のベース電位は前記トランジスタＱ4 に電流が流れ
始めたときの電位に維持され、それ以上の上昇が抑えら
れる。それ故、前記トランジスタＱ3 のコレクタ電流は
それ以上に上昇しない。前記トランジスタＱ2 と前記ト
ランジスタＱ3 はベース同士及びエミッタ同士が共に接
続してあるので、前記トランジスタＱ2 のコレクタ電流
は前記トランジスタＱ3 のコレクタ電流にほぼ比例した
電流が流れる。従って、両トランジスタのコレクタ電流
の比に応じて前記トランジスタＱ2 のコレクタ電流の最
大許容値を制限することができる。その設定は前記抵抗
Ｒ1 の値を選定することで決定することができる。な
お、過電流防止を確実に行わせるには少なくとも前記ト
ランジスタＱ4 に前記前段増幅回路Ａ１の最大出力電流
を流し得るものを選択する必要がある。また、前記トラ
ンジスタＱ4 がオン状態のとき前記トランジスタＱ3 は
飽和しないことが過電流防止を確実に行わせる上で必要
であり、そのためには、前記トランジスタＱ3 のコレク
タ電位がベース電位と同程度であることが望ましい。そ
のため、前記トランジスタＱ1 により前記トランジスタ
Ｑ3 のベース電位を上げるためレベルシフトを行ってい
る。
電位が上昇してくると、前記トランジスタＱ2 と前記ト
ランジスタＱ3 のベース電位が共に上昇する。それに伴
い、これらトランジスタＱ2 、Ｑ3 のコレクタ電流が増
加する。トランジスタＱ3 のコレクタ電流が増加するに
つれて、前記抵抗Ｒ1 での電圧降下が増してくる。その
ため、前記トランジスタＱ4 のベース電位は前記トラン
ジスタＱ3 のコレクタ電流の増加と共にますます低下し
てくる。そして、このベース電位が低下してゆき、これ
が前記トランジスタＱ1 のベース電位（トランジスタＱ
4 のエミッタ電位に同じ）からダイオードの順方向降下
電圧を差し引いた電位に達すると、前記トランジスタＱ
4 に電流が流れ出す。さらに、前記トランジスタＱ4 の
ベース電位が低下すれば、前記トランジスタＱ4 にはま
すます多く電流が流れる。その結果、前記トランジスタ
Ｑ1 のベース電位は前記トランジスタＱ4 に電流が流れ
始めたときの電位に維持され、それ以上の上昇が抑えら
れる。それ故、前記トランジスタＱ3 のコレクタ電流は
それ以上に上昇しない。前記トランジスタＱ2 と前記ト
ランジスタＱ3 はベース同士及びエミッタ同士が共に接
続してあるので、前記トランジスタＱ2 のコレクタ電流
は前記トランジスタＱ3 のコレクタ電流にほぼ比例した
電流が流れる。従って、両トランジスタのコレクタ電流
の比に応じて前記トランジスタＱ2 のコレクタ電流の最
大許容値を制限することができる。その設定は前記抵抗
Ｒ1 の値を選定することで決定することができる。な
お、過電流防止を確実に行わせるには少なくとも前記ト
ランジスタＱ4 に前記前段増幅回路Ａ１の最大出力電流
を流し得るものを選択する必要がある。また、前記トラ
ンジスタＱ4 がオン状態のとき前記トランジスタＱ3 は
飽和しないことが過電流防止を確実に行わせる上で必要
であり、そのためには、前記トランジスタＱ3 のコレク
タ電位がベース電位と同程度であることが望ましい。そ
のため、前記トランジスタＱ1 により前記トランジスタ
Ｑ3 のベース電位を上げるためレベルシフトを行ってい
る。
【００１１】図２は過電流防止回路を含む半導体増幅回
路の他の実施例を示す回路構成図である。この回路で
は、トランジスタＱ1 にバイアス電流を十分に流すた
め、抵抗Ｒ2 を、このトランジスタＱ1 のエミッタとグ
ランド（ＧＮＤ）間に設けている。また、トランジスタ
Ｑ2 のコレクタ電流とトランジスタＱ3 のコレクタ電流
の比を適宜に設定できるようトランジスタＱ2 、Ｑ3 の
エミッタとグランド間に抵抗Ｒ3 と抵抗Ｒ4 を設けてい
る。更に、電源電圧の変動の影響を避け、且つ、制限電
流値をきめ細かに設定できるよう図１の構成における抵
抗Ｒ1 部分を定電流源Ｉ1 に変更している。
路の他の実施例を示す回路構成図である。この回路で
は、トランジスタＱ1 にバイアス電流を十分に流すた
め、抵抗Ｒ2 を、このトランジスタＱ1 のエミッタとグ
ランド（ＧＮＤ）間に設けている。また、トランジスタ
Ｑ2 のコレクタ電流とトランジスタＱ3 のコレクタ電流
の比を適宜に設定できるようトランジスタＱ2 、Ｑ3 の
エミッタとグランド間に抵抗Ｒ3 と抵抗Ｒ4 を設けてい
る。更に、電源電圧の変動の影響を避け、且つ、制限電
流値をきめ細かに設定できるよう図１の構成における抵
抗Ｒ1 部分を定電流源Ｉ1 に変更している。
【００１２】
【発明の効果】以上、詳細に説明したように本発明によ
れば、増幅素子の出力端子が電源ラインにショートして
いるような場合であっても、前記増幅素子に流れる電流
は、所定の設定値以下に抑えられ、増幅素子の破壊を防
止することができる。また、電流制限機能が働いていな
いとき、前記増幅素子を含む出力段回路は一般的なエミ
ッタ接地型増幅器として動作し、前記制限電流の設定値
を適切に設定すれば、増幅素子の動作範囲を犠牲にする
ことなく、且つ、増幅素子を保護することができる。
れば、増幅素子の出力端子が電源ラインにショートして
いるような場合であっても、前記増幅素子に流れる電流
は、所定の設定値以下に抑えられ、増幅素子の破壊を防
止することができる。また、電流制限機能が働いていな
いとき、前記増幅素子を含む出力段回路は一般的なエミ
ッタ接地型増幅器として動作し、前記制限電流の設定値
を適切に設定すれば、増幅素子の動作範囲を犠牲にする
ことなく、且つ、増幅素子を保護することができる。
【図１】過電流防止回路を含む半導体増幅回路の要部を
示す回路構成図である。
示す回路構成図である。
【図２】過電流防止回路を含む半導体増幅回路の他の実
施例を示す回路構成図である。
施例を示す回路構成図である。
【図３】過電流防止回路を備えていない従来のトランジ
スタの増幅回路を示す構成図である。
スタの増幅回路を示す構成図である。
Ａ１ 前段増幅回路 Ｑ1 トランジスタ Ｑ2 トランジスタ Ｑ3 トランジスタ Ｑ4 トランジスタ Ｒ1 抵抗
Claims (1)
- 【請求項１】 負荷を駆動する増幅素子（Ｑ2 ）に該増
幅素子に流れる電流に相応する電流を流す第１の制御素
子（Ｑ3 ）を接続し、且つ、該第１の制御素子（Ｑ3 ）
の印加電圧が降下して所定電圧に達した際、それに伴い
オフ状態からオン状態に変移する第２の制御素子
（Ｑ4 ）を前記第１の制御素子（Ｑ3 ）に接続し、前記
第２の制御素子（Ｑ4 ）の状態変移に基づいて前記増幅
素子（Ｑ2 ）に流れる電流を抑制するよう構成したこと
を特徴とする過電流防止回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21292592A JPH0670453A (ja) | 1992-08-10 | 1992-08-10 | 過電流防止回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21292592A JPH0670453A (ja) | 1992-08-10 | 1992-08-10 | 過電流防止回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0670453A true JPH0670453A (ja) | 1994-03-11 |
Family
ID=16630563
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21292592A Pending JPH0670453A (ja) | 1992-08-10 | 1992-08-10 | 過電流防止回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0670453A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006180579A (ja) * | 2004-12-20 | 2006-07-06 | Freescale Semiconductor Inc | サージ電流抑制回路及び直流電源装置 |
-
1992
- 1992-08-10 JP JP21292592A patent/JPH0670453A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006180579A (ja) * | 2004-12-20 | 2006-07-06 | Freescale Semiconductor Inc | サージ電流抑制回路及び直流電源装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20011016 |