JPH0670767B2 - パワーオン・リセット回路 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はパワーオンリセツト回路に係り、特に２つの
電源によつて動作する論理装置のパワーオンリセツト
回路に関するものである。

〔従来の技術〕

一般に論理装置、例えば、第８図に示す論理装置A21に
対し電源を供給する場合、１つの電源では容量不足とな
るため、論理部を分割、例えば、第８図に示す論理部a1
1,論理部a12に分割して、２つの電源、例えば、第８図
に示すV_CC1およびV_CC2から供給する場合がある。当然の
ことながら、これらの電源V_CC1およびV_CC2の間には、従
来回路の動作を示すタイムチヤートである第７図(a)〜
(d)に示すように立ち上がりおよび立ち下がり時間にば
らつきがあるので、電源V_CC1,V_CC2が各々の論理部a11,a
12で使われる論理ICの動作推奨電圧（ここでは、V_Z10＋
V_BE10）に達するまでの不確定期間、（ここでは、t₀〜t
₁＋T₀およびt₀〜t₂＋T₀；ただし、T₀は論理部a11,a12内
で使われる発振器が正常発振するのに要する時間であ
り、通常50ms程度である。）をインヒビツトする必要が
ある。t₃〜t₅は電源切断時における時刻である。

そのため、従来の回路では、論理部a11およびa12に対
し、各々個別に、単一電源用パワーオン・リセット回路
11,12を設け（第６図参照）、論理部a11,a12内のラツチ
回路および論理部a11,a12間で授受される制御信号、さ
らには他の論理装置B22または論理装置C23への出力信号
の全てを各々のパワーオンリセツト回路11,12でイン
ヒビツトしていた。第６図において、Q₁₀はNPN型トラン
ジスタ、Z₁₀はツエナーダイオードである。

〔発明が解決しようとする課題〕

上述した従来のパワーオン・リセツト回路では、各電源
毎にパワーオン・リセツト回路が必要となるため部品点
数が多くなるという課題があつた。さらに、論理部a11
およびa12間で授受する信号はすべてパワーオンリセ
ツト回路でおさえねばならず、回路が複雑になるという
課題があつた。

〔課題を解決するための手段〕

本発明のパワーオン・リセツト回路は、エミツタを第１
の電源に接続した第１のPNP型トランジスタと、カソー
ドを上記第１のPNP型トランジスタのベースに接続しア
ノードを第１の抵抗を介してグランドに接続した第１の
ツエナー・ダイオードとからなる第１の電圧検出回路
と、エミツタをグランドに接続したNPN型トランジスタ
と、アノードを前記NPN型トランジスタのベースに接続
しカソードを第２の抵抗を介して第２の電源に接続した
第２のツエナー・ダイオードとからなる第２の電圧検出
回路と、エミツタを上記第１のPNP型トランジスタのコ
レクタに接続しコレクタを第３の抵抗を介してグランド
に接続した第２のPNP型トランジスタと，カソードを上
記第２のPNP型トランジスタのベースに接続しアノード
を第４の抵抗を介して上記NPN型トランジスタのコレク
タに接続した第３のツエナー・ダイオードと，カソード
を上記第３のツエナー・ダイオードのアノードに接続し
アノードをコンデンサを介して上記第１のPNP型トラン
ジスタのコレクタに接続した第１のダイオードとからな
る遅延出力回路と、アノードをグランドに接続しカソー
ドを上記第１のダイオードのアノードに接続した第２の
ダイオードと，カソードを上記第１の電源に接続しアノ
ードを上記第１のPNP型トランジスタのコレクタに接続
した第３のダイオードとからなり上記コンデンサの電荷
を放電させるコンデンサ放電回路とから構成されるもの
である。

〔作用〕

本発明においては、２つの電源のうち、電源投入時は立
ち上がりの遅い方にあわせてパワーオン・リセツトを解
除し、電源切断時は立ち下がりの早い方にあわせてパワ
ーオンリセツトをかける。

〔実施例〕

以下、図面に基づき本発明の実施例を詳細に説明する。

第１図は本発明によるパワーオン・リセツト回路の一実
施例を示す回路図である。

図において、１は電源V_CC1の電圧検出回路で、この電圧
検出回路１はエミツタを電源V_CC1に接続したPNP型トラ
ンジスタQ₁と，カソードをPNP型トランジスタQ₁のベー
スに接続しアノードを抵抗R₁を介してグランドに接続し
たツエナー・ダイオードZ₁とから構成されている。

２は電源V_CC2の電圧検出回路で、この電圧検出回路２は
エミツタをグランドに接続したNPN型トランジスタQ₂と
アノードをNPN型トランジスタQ₂のベースに接続しカソ
ードを抵抗R₂を介して電源V_CC2に接続したツエナーダ
イオードZ₂とから構成されている。

３は電源V_CC1，V_CC2のうち立ち上がりの遅い方の電源が
規定値を上まわつた後、さらに一定時間T₀の経過を待っ
て、パワーオン・リセット電圧V₀を「Ｈ」レベルに立ち
上げる遅延出力回路で、この遅延出力回路３はエミツタ
をPNP型トランジスタQ₁のコレクタに接続しコレクタを
抵抗R₃を介してグランドに接続したPNP型トランジスタQ
₃と，カソードをPNP型トランジスタQ₃のベースに接続し
アノードを抵抗R₄を介してNPN型トランジスタQ₂のコレ
クタに接続したツエナー・ダイオードZ₃と，カソードを
ツエナー・ダイオードZ₃のアノードに接続しアノードを
コンデンサＣを介してPNP型トランジスタQ₁のコレクタ
に接続したダイオードD₁とから構成されている。

4a,4bは遅延時間確保に使われたコンデンサ放電回路
で、このコンデンサ放電回路4a,4bはアノードをグラン
ドに接続しカソードをダイオードD₁のアノードに接続し
たダイオードD₂と，カソードを電源V_CC1に接続しアノー
ドをPNP型トランジスタQ₁のコレクタに接続したダイオ
ードD₃とからなり、コンデンサＣの電荷を放電させるよ
うに構成されている。

第２図，第４図，第５図（ａ）〜（ｃ）は電源投入切断
時におけるこのパワーオン・リセット回路の動作（動作
例1,2,3）を示すタイムチャート、第３図はこのパワー
オン・リセット回路の一応用例を示すブロツク図であ
る。

この第３図において、５は論理装置Ａ、６は論理装置
Ｂ、７は論理装置Ｃ、８は本発明のパワーオンリセツ
ト回路、a1,a2は論理部である。

つぎに第１図に示す実施例の動作を第２図〜第５図を参
照して説明する。

〔動作例１〕 まず、第２図に示す時刻t₀において、電源V_CC1および電
源V_CC2が同時に投入された場合を考える。ただし、ここ
では電源V_CC2の立ち上がりおよび立ち下がりが電源V_CC1
の立ち上がりおよび立ち下がりよりも遅い場合を考え
る。

したがつて、電源V_CC1およびV_CC2は同時に上昇を始める
が、電源V_CC1の方が立ち上がりが早いため時刻t₁におい
て規定値（ツエナー・ダイオードZ₁のツエナー電圧V_Z1
とPNP型トランジスタQ₁のベース・エミツタ間電圧V_BE1
との和、V_Z1＋V_BE1）に到達し、PNP型トランジスタQ₁が
ONする。しかし、このとき電源V_CC2はまだ規定値（ツエ
ナー・ダイオードZ₂のツエナー電圧V_Z2とNPN型トランジ
スタQ₂のベース・エミツタ間電圧V_BE2との和、V_Z2＋V
_BE2）に達していないため、NPN型トランジスタQ₂はOFF
したままである。そのため、コンデンサＣへの充電は開
始されずPNP型トランジスタQ₃もOFFしたままとなる。た
だし、ここでは規定値としてV_Z1＋V_BE1＝V_Z2＋V_BE2とな
るように設計してあり、さらにこの値が論理ICの動作推
奨電圧の最小値となるように設計してある。

その後、電源V_CC2は時刻t₂において規定値（V_Z2＋
V_BE2）に到達しNPN型トランジスタQ₂がONする。このと
き、すでにPNP型トランジスタQ₁はONしているためコン
デンサＣは時定数Ｃ・R₄で充電を開始する。そして、遅
延時間T₀後にコンデンサＣの両端電圧（VC）がツエナー
・ダイオードZ₃のツエナー電圧V_Z3とPNPトランジスタQ₃
のベース・エミツタ間電圧V_BE3の和からダイオードD₁の
順電圧V_D1を差し引いたV_Z3＋V_BE3−V_D1に達すると、PNP
トランジスタQ₃がONしてパワーオン・リセツト電圧V₀＝
V_CC1−V_CE1−V_CE3となり、第３図に示す論理部a1,論理
部a2のリセツトが解除される。

つぎに、第２図に示す時刻t₃で電源V_CC1および電源V_CC2
が同時に切断された場合を考える。ただし、ここでは電
源V_CC1の立ち下がりが電源V_CC2の立ち下がりよりも早い
ため時刻t₄において規定値（V_Z1＋V_BE1）まで下がり、P
NP型トランジスタQ₁がOFFする。このとき、NPN型トラン
ジスタQ₂はONしたままであるがPNP型トランジスタQ₃は
そのベース電流が供給されなくなつてOFFし、パワーオ
ンリセツト電圧V₀は抵抗R₃を通してグランドに接続さ
れ第３図に示す論理部a1,a2にリセツトがかかる。

その後、電源V_CC1の下降にしたがいコンデンサＣに蓄積
された電荷は、Ｃ（＋極）→D₃→V_CC1→グランド（GN
D）→D₂→Ｃ（−極）のルートで放電される。この時、
ダイオードD₁はコンデンサＣの蓄積電荷がPNP型トラン
ジスタQ₃のベース電流となつてながれるのを阻止し、電
源V_CC1が規定値（V_Z1＋V_BE1）を下回つた直後に第３図
に示す論理部a1,a2にリセツトをかけるために挿入され
たものである。

以上の説明から、電源V_CC1の立ち上がり，立ち下がりが
電源V_CC2の立ち上がり，立ち下がりよりも早い場合、電
源投入時は、立ち上がりの遅い方の電源V_CC2が規定値を
上回ってから一定時間T₀後にリセットが解除され、電源
切断時は、立ち下がりの早い方の電源V_CC1が規定値を下
回った直後にリセットがかかることが分かる。

〔動作例２〕 次に、第４図に示す時刻t₀点において、V_CC1およびV_CC2
が同時に投入された場合を考える。ただし、ここでは、
V_CC1の立ち上がりおよび立ち下がりが、V_CC2の立ち上が
りおよび立ち下がりよりも遅いものとする。

この場合、V_CC1およびV_CC2は同時に上昇し始めるが、V
_CC2の方が立ち上がりが早いため時刻t₁において規定値
（V_Z2＋V_BE2）に到達し、トランジスタQ₂にV_CC2→R₂→Z
₂→Q₂（ベース）→Q₂（エミッタ）→GNDのルートでその
ベース電流が流れる。しかし、この時点では、V_CC1がま
だV_Z1＋V_BE1に達していないため、トランジスタQ₁はオ
フしたままである（Q₂のコレクタ電流はQ₁がオフのた
め、そのソースがないので、コレクタ電流I_C0＝０）。
従って、コンデンサＣへの充電は開始されず、更にトラ
ンジスタQ₃のベース電流も流れないため、トランジスタ
Q₃はオフしたままであり、パワーオン・リセット電圧V₀
は「Ｌ」レベルのままである（抵抗R₃によりGNDに引っ
張られている）。

次に、第４図に示す時刻t₂でV_CC1がV_Z1＋V_BE1に達する
と、トランジスタQ₁にはV_CC1→Q₁（エミッタ）→Q₁（ベ
ース）→Z₁→R₁→GNDのルートでそのベース電流が流
れ、トランジスタQ₁はオンとなる。この時、トランジス
タQ₂にはすでにベース電流が流れていることから、トラ
ンジスタQ₂を通って電流が流れ、この時点からコンデン
サＣは時定数CR₄でその充電を開始する。そして、一定
時間T₀後に、Vc＝V_BE3＋V_Z3＋V_D1となり、トランジスタ
Q₃は、そのベース電流が流れることのできる状態とな
り、オンする。これにより、パワーオン・リセット電圧
V₀は「Ｈ」レベル（V₀＝V_CC1−V_CE1−V_CE3）となり、第
３図に示す論理部a₁，論理部a₂のリセットが解除され
る。

次に、第４図に示す時刻t₃でV_CC1およびV_CC2が同時に切
断された場合を考える。ここでは、V_CC2はその立ち下が
りがV_CC1より早いため、時刻t₄でV_CC2がV_Z2＋V_BE2を下
回り、トランジスタQ₂はそのベース電流が流れなくな
り、オフする。この時点で、トランジスタQ₃は、そのベ
ース電流の流れ先が遮断されるため、オフする。これに
より、パワーオン・リセット電圧V₀は「Ｌ」レベルとな
り、第３図に示す論理部a₁，論理部a₂にリセットがかか
る。

以上の説明から、電源V_CC2の立ち上がり，立ち下がりが
電源V_CC1の立ち上がり，立ち下がりよりも早い場合、電
源投入時は、立ち上がりの遅い方の電源V_CC1が規定値を
上回ってから一定時間T₀後にリセットが解除され、電源
切断時は、立ち下がりの早い方の電源V_CC2が規定値を下
回った直後にリセットがかかることが分かる。

〔動作例３〕 次に、第５図に示す時刻t₀点において、V_CC1およびV_CC2
が同時に投入された場合を考える。ただし、ここでは、
立ち上がりはV_CC1の方が早く、立ち下がりはV_CC2の方が
早いものとする。

この場合、V_CC1およびV_CC2は同時に上昇し始めるが、V
_CC1の方が立ち上がりが早いため時刻t₁において規定値
（V_Z1＋V_BE1）に到達し、トランジスタQ₁がオンし、
〔動作例１〕の場合と同様にして、V_CC2が規定値（V_Z2
＋V_BE2）に到達した後、さらに一定時間T₀の経過を待っ
て、パワーオン・リセット電圧V₀は「Ｈ」レベルとな
る。

次に、第５図に示す時刻t₃でV_CC1およびV_CC2が同時に切
断された場合を考える。ここでは、V_CC2はその立ち下が
りがV_CC1より早いため、時刻t₄でV_CC2がV_Z2＋V_BE2を下
回り、トランジスタQ₂はそのベース電流が流れなくなっ
てオフし、〔動作例２〕の場合と同様にして、パワーオ
ン・リセット電圧V₀は「Ｌ」レベルとなる。

以上の説明から、立ち上がりは電源V_CC1の方が早く、立
ち下がりは電源V_CC2の方が早い場合、電源投入時は、立
ち上がりの遅い方の電源V_CC2が規定値を上回ってから一
定時間T₀後にリセットが解除され、電源切断時は、立ち
下がりの早い方の電源V_CC2が規定値を下回った直後にリ
セットがかかることが分かる。

すなわち、本実施例によれば、電源V_CC1，V_CC2の立ち上
がり／立ち下がりの時間関係がどのような関係にあって
も、電源投入時は、立ち上がりの遅い方に合わせてパワ
ーオン・リセットを解除し、電源切断時は、立ち下がり
の早い方に合わせてパワーオン・リセットをかけること
ができる。

なお、抵抗R₅,R₆,R₇は各々ツエナー・ダイオードZ₁,Z₂,
Z₃の漏れ電流によつてPNP型トランジスタQ₁,NPN型トラ
ンジスタQ₂,PNP型トランジスタQ₃が誤つてONしてしまう
のを防止するためのバイパス抵抗である。

〔発明の効果〕

以上説明したように本発明は、２つの電源のうち、電源
投入時は立ち上がりの遅い方にあわせてパワーオンリ
セツトを解除し、電源切断時は立ち下がりの早い方にあ
わせてパワーオンリセツトをかけることができる構成
としたので、パワーオンリセツト回路は１回路で済
み、したがつて部品点数が少なくなるという効果があ
る。

さらに、第３図に示す論理装置Ａにおいては、他の論理
装置ＢおよびＣへの出力ゲートと論理部a1,a2内のラツ
チ回路のみを本発明のパワーオンリセツト回路でイン
ヒビツトするだけでよく、したがつて論理部a1,a2間の
インタフエース回路が簡略化できるという効果もある。

【図面の簡単な説明】

第１図は本発明によるパワーオン・リセツト回路の一実
施例を示す回路図、第２図は電源投入切断時におけるこ
のパワーオン・リセット回路の動作（動作例１）を示す
タイムチャート、第３図はこのパワーオン・リセット回
路の応用例を示すブロック図、第４図はこのパワーオン
・リセット回路の動作（動作例２）を示すタイムチャー
ト、第５図はこのパワーオン・リセット回路の動作（動
作例３）を示すタイムチャート、第６図は従来の単一電
源用パワーオン・リセット回路の一例を示す回路図、第
７図は従来回路の動作を示すタイムチャート、第８図は
従来の単一電源用パワーオン・リセツト回路の応用例を
示すブロツク図である。 1,2……電圧検出回路、３……遅延出力回路、4a,4b……
コンデンサ放電回路、Q₁……PNP型トランジスタ、Q₂…
…NPN型トランジスタ、Q₃……PNP型トランジスタ、R₁〜
R₇……抵抗、Ｃ……コンデンサ、D₁〜D₃……ダイオー
ド、Z₁〜Z₃……ツエナー・ダイオード。

Claims (1)

【特許請求の範囲】
1. 【請求項１】エミツタを第１の電源に接続した第１のPN
   P型トランジスタと，カソードを前記第１のPNP型トラン
   ジスタのベースに接続しアノードを第１の抵抗を介して
   グランドに接続した第１のツエナーダイオードとから
   なる第１の電圧検出回路と、エミツタをグランドに接続
   したNPN型トランジスタと，アノードを前記NPN型トラン
   ジスタのベースに接続しカソードを第２の抵抗を介して
   第２の電源に接続した第２のツエナー・ダイオードとか
   らなる第２の電圧検出回路と、エミツタを前記第１のPN
   P型トランジスタのコレクタに接続しコレクタを第３の
   抵抗を介してグランドに接続した第２のPNP型トランジ
   スタと，カソードを前記第２のPNP型トランジスタのベ
   ースに接続しアノードを第４の抵抗を介して前記NPN型
   のトランジスタのコレクタに接続した第３のツエナー・
   ダイオードと，カソードを前記第３のツエナー・ダイオ
   ードのアノードに接続しアノードをコンデンサを介して
   前記第１のPNP型トランジスタのコレクタに接続した第
   １のダイオードとからなる遅延出力回路と、アノードを
   グランドに接続しカソードを前記第１のダイオードのア
   ノードに接続した第２のダイオードと，カソードを前記
   第１の電源に接続しアノードを前記第１のPNP型トラン
   ジスタのコレクタに接続した第３のダイオードとからな
   り前記コンデンサの電荷を放電させるコンデンサ放電回
   路とから構成されることを特徴とするパワーオン・リセ
   ツト回路。