JPS5863231A - イニシヤルクリア回路 - Google Patents
イニシヤルクリア回路Info
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- JPS5863231A JPS5863231A JP56162978A JP16297881A JPS5863231A JP S5863231 A JPS5863231 A JP S5863231A JP 56162978 A JP56162978 A JP 56162978A JP 16297881 A JP16297881 A JP 16297881A JP S5863231 A JPS5863231 A JP S5863231A
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- JP
- Japan
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- voltage
- inverter
- power supply
- output
- supply voltage
- Prior art date
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- Pending
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
- H03K2017/226—Modifications for ensuring a predetermined initial state when the supply voltage has been applied in bipolar transistor switches
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- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はイニシャルクリア回路に関する。デジタル電子
機器においては、一般に電源投入時に各棟のレジスタや
フリップフロップ等を初期状−にクリアするイニシャル
クリア回路が゛必要である。
機器においては、一般に電源投入時に各棟のレジスタや
フリップフロップ等を初期状−にクリアするイニシャル
クリア回路が゛必要である。
従来のイニシャルクリア回路は、５ｇ１図に示すように
、集積回路化されたシュ５ットトリガ−インパーク（１
）と出力インバータ（２）とを用い、シュミットトリガ
インバータ（１）の入力（ｖＩＮ）に抵抗（Ｒ，）とキ
ャパシタ（Ｃ１）による遅延回路を設けた構成となって
いる。第２図はこの回路の動作を示すタイムチャートで
、入力（ＶＩ、 ）は電源電ｃ （ｖｃｃ）が立上って
から、該抵抗（Ｒｕ）とキャパシタ（Ｃ，）の時定数に
よや一定時間遅延してスレショールド電圧（ＶＴＲ）に
達し、このＴ韮からＴｔ２の間は出力インバータ（２）
のＣＸｒＨｋＲ出力はＬＯＷレベルに保たれている。従
って、抵抗ＲＩＬとコンデンサＣ１１の時定数で、を原
Ｖａｃが完全に立上がるまで酊暮目信号がＬＯＷレベル
となりレジスタやフリップフロッグをクリア状態に保つ
。しかし、電源ＶＣＣはソフト・スタート機能がついて
いて数十ｍｓ−数百ｍｓの立上少時間が必要であること
から４２図に示すような十分に早い立上多時間を持つこ
とはない。第３図に電源電圧（Ｍａｃ）の立上りが遅い
場合の例を示す。
、集積回路化されたシュ５ットトリガ−インパーク（１
）と出力インバータ（２）とを用い、シュミットトリガ
インバータ（１）の入力（ｖＩＮ）に抵抗（Ｒ，）とキ
ャパシタ（Ｃ１）による遅延回路を設けた構成となって
いる。第２図はこの回路の動作を示すタイムチャートで
、入力（ＶＩ、 ）は電源電ｃ （ｖｃｃ）が立上って
から、該抵抗（Ｒｕ）とキャパシタ（Ｃ，）の時定数に
よや一定時間遅延してスレショールド電圧（ＶＴＲ）に
達し、このＴ韮からＴｔ２の間は出力インバータ（２）
のＣＸｒＨｋＲ出力はＬＯＷレベルに保たれている。従
って、抵抗ＲＩＬとコンデンサＣ１１の時定数で、を原
Ｖａｃが完全に立上がるまで酊暮目信号がＬＯＷレベル
となりレジスタやフリップフロッグをクリア状態に保つ
。しかし、電源ＶＣＣはソフト・スタート機能がついて
いて数十ｍｓ−数百ｍｓの立上少時間が必要であること
から４２図に示すような十分に早い立上多時間を持つこ
とはない。第３図に電源電圧（Ｍａｃ）の立上りが遅い
場合の例を示す。
この例では、電謔電ＥＥＣＶｃｃ）が回路の最低動作電
圧（Ｍｈｏ ｕ工Ｎ）に達する以前に、シュミットトリ
ガインバータ（１）の人力（ＶＩＮ）がスＶシ冒−ルド
を王（Ｖｒｇ） を越えているたｋｔｊ１クリアが正常
に入らす回路が安定に動作しない結果となる。また（Ｖ
Ｄ（！ＭＩＮ）はインバータ（１）の動作が論理的に動
作する最低電圧であり、集積回路化された素子の遅延時
間尋の規格は保証されないが、入出力の論理的ＤＣレベ
ルが動作する電圧は”Ｃｏ ＭＩＸよシ低く、一般に２
〜３ｖ程度である。したがって、クリア信号は、電源電
圧（Ｖｃｏ）がこのＶＤＯＭＸＭより低い場合は、その
レベルは定まっていない。このような電源電圧の立上少
時間の遅さによシフリア信号 −が正常に入らないとい
う問題は、抵抗（ＲＩＬ）及びキャパシタ（Ｃ，）を大
きくして、入力（ｖＩＮ）がインバータ（１）素子のス
レシホールド電圧に達する時間を電源電圧（Ｖｃｃ）の
立上り時間よシ更に大きくすることによシ解決する方法
が考えられるが、抵抗（Ｒ１）はいくら大きくしても素
子のインプットローレベル電ｍ（エエＬ）によシ効果が
なく、従ってキャパシタ（ａｍ）の容量を大きくするし
かない。
圧（Ｍｈｏ ｕ工Ｎ）に達する以前に、シュミットトリ
ガインバータ（１）の人力（ＶＩＮ）がスＶシ冒−ルド
を王（Ｖｒｇ） を越えているたｋｔｊ１クリアが正常
に入らす回路が安定に動作しない結果となる。また（Ｖ
Ｄ（！ＭＩＮ）はインバータ（１）の動作が論理的に動
作する最低電圧であり、集積回路化された素子の遅延時
間尋の規格は保証されないが、入出力の論理的ＤＣレベ
ルが動作する電圧は”Ｃｏ ＭＩＸよシ低く、一般に２
〜３ｖ程度である。したがって、クリア信号は、電源電
圧（Ｖｃｏ）がこのＶＤＯＭＸＭより低い場合は、その
レベルは定まっていない。このような電源電圧の立上少
時間の遅さによシフリア信号 −が正常に入らないとい
う問題は、抵抗（ＲＩＬ）及びキャパシタ（Ｃ，）を大
きくして、入力（ｖＩＮ）がインバータ（１）素子のス
レシホールド電圧に達する時間を電源電圧（Ｖｃｃ）の
立上り時間よシ更に大きくすることによシ解決する方法
が考えられるが、抵抗（Ｒ１）はいくら大きくしても素
子のインプットローレベル電ｍ（エエＬ）によシ効果が
なく、従ってキャパシタ（ａｍ）の容量を大きくするし
かない。
しかしながら、大容量のキャパシタは形状が大きく、基
板上に実装することが困にである。
板上に実装することが困にである。
本発明は上記した点に−みてされたものであって、電源
投入時点ではなく、電源電圧が所定値に達してから一定
時間遅延させてクリア信号を解除するようにしたもので
あり、これにより電源の立上少時間に関係なく確実なイ
ニシャルクリアが行なえるイニシャルクリア回路を提供
することを目的とする。以下図面に基づいて本発明の詳
細な説明する。
投入時点ではなく、電源電圧が所定値に達してから一定
時間遅延させてクリア信号を解除するようにしたもので
あり、これにより電源の立上少時間に関係なく確実なイ
ニシャルクリアが行なえるイニシャルクリア回路を提供
することを目的とする。以下図面に基づいて本発明の詳
細な説明する。
Ｒ４図は本発明の一実施例を示す回路図で、（１）はシ
ュミットトリガインバータ、（２）は出力インバータ、
（Ｒ４４）と（Ｃ，□）は遅延回路を構成する抵抗とキ
ャパシタであって、これらのものは第１図に示す従来の
ものと同様である。なおシュミツトドリカインバータ（
１）としてこの実施例ではテキサスインストルメント社
のＴＴＬ集積回路７４１４を、インバータ（２）として
７４ｏ４を夫々使用している。
ュミットトリガインバータ、（２）は出力インバータ、
（Ｒ４４）と（Ｃ，□）は遅延回路を構成する抵抗とキ
ャパシタであって、これらのものは第１図に示す従来の
ものと同様である。なおシュミツトドリカインバータ（
１）としてこの実施例ではテキサスインストルメント社
のＴＴＬ集積回路７４１４を、インバータ（２）として
７４ｏ４を夫々使用している。
（Ｉ）、）は定電圧ダイオード、（Ｃ４１）及び（Ｃ４
９）は夫々ト２ンＶスタであ）、電源電圧（Ｖａａ）
の投入時点では、ダイオード（ｎ４ｔ）は非導通であ
るため、トランジスタ（Ｃ４１）は”Ｏ？ＩＦ’、トラ
ンジスタ（Ｃ４りは”ＯＭ″状繍となシ、インバータ（
１）の入力（ｖＩＮ）の上昇を止めるように構成されて
いる。
９）は夫々ト２ンＶスタであ）、電源電圧（Ｖａａ）
の投入時点では、ダイオード（ｎ４ｔ）は非導通であ
るため、トランジスタ（Ｃ４１）は”Ｏ？ＩＦ’、トラ
ンジスタ（Ｃ４りは”ＯＭ″状繍となシ、インバータ（
１）の入力（ｖＩＮ）の上昇を止めるように構成されて
いる。
電源電圧（Ｖａｃ）が定電圧ダイオード（Ｄ４□）のツ
ェナー電圧とトランジスタ（Ｃ４１）のペース・エミッ
タ間ドロップ電圧との和を超えるとトランジスタ（Ｃ４
１）け’ＯＮ”、トランジスタ（Ｃ４９）は′ＯＦ？”
となって抵抗（ｉｔ４４）とキャパシタ（Ｃ４１）から
成る遅延回路が働き始めインバータ（１）の入力（’Ｖ
ＩＮ）の上昇が開始される。したがって、定電圧ダイオ
ード（ｎ４ｔ）のツェナー電圧を適当に選択して、電源
電圧（Ｔｅａ）が最低動作電圧（ＶＣＩＣＭＩＮ ）に
達した時点でトランジスタ（Ｃ４１）が’ＯＮ″となる
ようにしておけば、該電圧（Ｖｃｃ ＭＩＮ ）到達時
点よシ、Ｃ４１とＲ４４で決定される時定数によシ一定
時間後にインバータ（１）の入力ＣＶＩＮ ）がそのス
レショールド電圧（ＶＴＲ）を超えてインバータ（２）
のクリア信号が解除される。この定電圧ダイオード（ｎ
４ｔ）のツェナー電圧はトランジスタ（Ｃ４１）のペー
ス−エミッタ間電圧降下が０．７５ｖ程にあるのでこれ
を考慮して４、Ｏｖとするのが望ましい。
ェナー電圧とトランジスタ（Ｃ４１）のペース・エミッ
タ間ドロップ電圧との和を超えるとトランジスタ（Ｃ４
１）け’ＯＮ”、トランジスタ（Ｃ４９）は′ＯＦ？”
となって抵抗（ｉｔ４４）とキャパシタ（Ｃ４１）から
成る遅延回路が働き始めインバータ（１）の入力（’Ｖ
ＩＮ）の上昇が開始される。したがって、定電圧ダイオ
ード（ｎ４ｔ）のツェナー電圧を適当に選択して、電源
電圧（Ｔｅａ）が最低動作電圧（ＶＣＩＣＭＩＮ ）に
達した時点でトランジスタ（Ｃ４１）が’ＯＮ″となる
ようにしておけば、該電圧（Ｖｃｃ ＭＩＮ ）到達時
点よシ、Ｃ４１とＲ４４で決定される時定数によシ一定
時間後にインバータ（１）の入力ＣＶＩＮ ）がそのス
レショールド電圧（ＶＴＲ）を超えてインバータ（２）
のクリア信号が解除される。この定電圧ダイオード（ｎ
４ｔ）のツェナー電圧はトランジスタ（Ｃ４１）のペー
ス−エミッタ間電圧降下が０．７５ｖ程にあるのでこれ
を考慮して４、Ｏｖとするのが望ましい。
ｋ４，５図にこの回路の電源電圧（ＶｃＣ）立上シ時の
動作タイさングを示す。（ＶＤＣ！ ＭＩＮ）は前記し
たように、インバータ（１）のＤＣ的な論理レベルが動
作する最低電圧値で約２〜３ｖである。電源電圧（ｖｃ
ｃＭ”最低動作電圧（ｖｏｏ ＭＩＮ ＝ ４．７５’
Ｖ）に達するまでトランジスタ（Ｃ４１）は“０ＩＰＦ
″、トランジスタ（Ｑ−はＯＮ’であり、前述したよう
にインバータ（１）の入力（ＭＩＮ）の′Ｒｉ王上昇を
止めている。
動作タイさングを示す。（ＶＤＣ！ ＭＩＮ）は前記し
たように、インバータ（１）のＤＣ的な論理レベルが動
作する最低電圧値で約２〜３ｖである。電源電圧（ｖｃ
ｃＭ”最低動作電圧（ｖｏｏ ＭＩＮ ＝ ４．７５’
Ｖ）に達するまでトランジスタ（Ｃ４１）は“０ＩＰＦ
″、トランジスタ（Ｑ−はＯＮ’であり、前述したよう
にインバータ（１）の入力（ＭＩＮ）の′Ｒｉ王上昇を
止めている。
従ってこの間インバータ（２）の−６Ｅ＊”ｉ、’ｎ出
力は理想的には’Ｌｏｖ”状態であるが、シュミットト
リガインバータ（１）は電圧（Ｔｅａ）がＶＤＯＭｌｌ
（以上にならないとその論理レベルは定′まらないので
’ｌ’ｓｔ〜Ｔ―の間はＩｈ出力は実際は不確実である
。しかしながら、Ｔ０ｎ−Ｔ１１４の間はかｊｎ出力は
Ｉ＋ＯＷレベルにあシ、この間回路の電源は十分に動作
電圧Ｅ！ｌているためレジスタ、フリップフロップ等の
クリアは行える。
力は理想的には’Ｌｏｖ”状態であるが、シュミットト
リガインバータ（１）は電圧（Ｔｅａ）がＶＤＯＭｌｌ
（以上にならないとその論理レベルは定′まらないので
’ｌ’ｓｔ〜Ｔ―の間はＩｈ出力は実際は不確実である
。しかしながら、Ｔ０ｎ−Ｔ１１４の間はかｊｎ出力は
Ｉ＋ＯＷレベルにあシ、この間回路の電源は十分に動作
電圧Ｅ！ｌているためレジスタ、フリップフロップ等の
クリアは行える。
電源電圧（Ｖｃｃ）が立上ってきて”ＱＣＭＩＮ以上に
４なるとトランジスタ（Ｃ４１）は＠ＯＮ″、トランＶ
スタ（Ｃ４ｓ）は“０ｆｆ７”となシ、抵抗（Ｒ４−）
の電流がキャパシタ（Ｃ４１）にチャージされ、入力（
Ｖ工Ｍ）の電圧が上昇し始める。入力（Ｖ ）がイン
バータ（１）のスレシホールド雪圧（ｖＴｉｒ）以上に
なるとＣＬｆｆＡ Ｒ出力はｂｏｗからＨｌｇｈにな＃
）、クリアは解除される。
４なるとトランジスタ（Ｃ４１）は＠ＯＮ″、トランＶ
スタ（Ｃ４ｓ）は“０ｆｆ７”となシ、抵抗（Ｒ４−）
の電流がキャパシタ（Ｃ４１）にチャージされ、入力（
Ｖ工Ｍ）の電圧が上昇し始める。入力（Ｖ ）がイン
バータ（１）のスレシホールド雪圧（ｖＴｉｒ）以上に
なるとＣＬｆｆＡ Ｒ出力はｂｏｗからＨｌｇｈにな＃
）、クリアは解除される。
この実施例では、上記したようＫＴ６１〜Ｔ０間は■１
１出力は不確定であり、一般のデジタル機器にはこれで
十分であるが、一般にデジタルＩＣは最低保証動作電圧
が４．７５７であり、電圧が１．５’Ｖ〜３．０ｖ以上
になると不安定な出力が出てしまうので、この低い電圧
においてもクリア信号が確実にＬＯＷ であることを
要求される場合は％第６図に示す構成に示す回路を用い
れば良い。第６図中、第４図と同一のものには同一番号
を付しである。
１出力は不確定であり、一般のデジタル機器にはこれで
十分であるが、一般にデジタルＩＣは最低保証動作電圧
が４．７５７であり、電圧が１．５’Ｖ〜３．０ｖ以上
になると不安定な出力が出てしまうので、この低い電圧
においてもクリア信号が確実にＬＯＷ であることを
要求される場合は％第６図に示す構成に示す回路を用い
れば良い。第６図中、第４図と同一のものには同一番号
を付しである。
この実施例では、第４図に示す回路にトランジスタ（Ｑ
４１）と２つの抵抗（Ｒ，、）、（Ｒ，、）を追加し、
トランジスタ（Ｑ４１１）のコレクタと出力インバータ
（３）ｂ出力とを結合し、ワイヤーＦＯＲとしている。
４１）と２つの抵抗（Ｒ，、）、（Ｒ，、）を追加し、
トランジスタ（Ｑ４１１）のコレクタと出力インバータ
（３）ｂ出力とを結合し、ワイヤーＦＯＲとしている。
し九がって出力インバータ（３）としてはオープコレク
タ（例えば８１７４０５）を用いている。また抵抗（Ｒ
４７）はプルアップ抵抗である。
タ（例えば８１７４０５）を用いている。また抵抗（Ｒ
４７）はプルアップ抵抗である。
仁の回路の電源投入時の動作タイミングを第７図に示す
。
。
電源電圧（ｖｃｃ）がトランジスタ（Ｑ４１）及び（Ｑ
４１）のペース・エミツク間ドロップ宣王（０，７５Ｍ
＞以上になると、このトランジスタ（Ｑ４１）及び（Ｑ
４１１）は”ＯＮ″となり、イン／＜−１（１） （Ｄ
入力（ｖＩＮ）の電圧上昇を止めると同時に出力インバ
ータ（３）のＣＬＩＣＡＲ出力を該トランジスｐ （Ｑ
４１） Ｋよｐ ｚｏｗレベルに保つ、この時インバー
タ（１）及び出方インバータ（３）はまだ動作状態に達
していない。１！源ｔ！Ｅ（Ｖｃｃ）が最低動作を圧（
Ｖｃｃ ＭｒＮ）に達すると、ダイオード（Ｄ、１）が
導通してトランジスタ（Ｑ４１）が１ＯＮ′″となシ、
トランジスタ（Ｑ４）及び（Ｑ４ｍ）は＠ｏｙｚ：“七
なる。この時インバータ（１）と出力インバータ（３）
は動作状態に達しているのでトランジスタ（Ｑ４１）が
”ｏｙｙ”になっても、入力（Ｖｒ）Ｊ ）がＬＯＷで
あるた柳川カインバータ（３）の出力はｂｏｗで、？５
’Ｔ；’ＲＴＰｉ：出カＩｄ ＬＯＷのまま保たれる。
４１）のペース・エミツク間ドロップ宣王（０，７５Ｍ
＞以上になると、このトランジスタ（Ｑ４１）及び（Ｑ
４１１）は”ＯＮ″となり、イン／＜−１（１） （Ｄ
入力（ｖＩＮ）の電圧上昇を止めると同時に出力インバ
ータ（３）のＣＬＩＣＡＲ出力を該トランジスｐ （Ｑ
４１） Ｋよｐ ｚｏｗレベルに保つ、この時インバー
タ（１）及び出方インバータ（３）はまだ動作状態に達
していない。１！源ｔ！Ｅ（Ｖｃｃ）が最低動作を圧（
Ｖｃｃ ＭｒＮ）に達すると、ダイオード（Ｄ、１）が
導通してトランジスタ（Ｑ４１）が１ＯＮ′″となシ、
トランジスタ（Ｑ４）及び（Ｑ４ｍ）は＠ｏｙｚ：“七
なる。この時インバータ（１）と出力インバータ（３）
は動作状態に達しているのでトランジスタ（Ｑ４１）が
”ｏｙｙ”になっても、入力（Ｖｒ）Ｊ ）がＬＯＷで
あるた柳川カインバータ（３）の出力はｂｏｗで、？５
’Ｔ；’ＲＴＰｉ：出カＩｄ ＬＯＷのまま保たれる。
電源電圧（Ｔｃａ）が最低動作電圧（Ｖｃ（！ Ｍ工Ｎ
）以上になり、キャパシタ（Ｃ４ｔ）がチャージされて
入力（ＶｚＮ）の電圧が上昇し、インバータ（１）のス
レシホールド電圧（ＶＴａ）以上になると、ＣＬＥＡＲ
出力は１１ｇｈ″となってこの時点でクリア信号が解除
される。この実施例では第７図に示すようにかξ１ｊ出
力が不確定な間は電源投入時（Ｔｎ）から電源電圧（Ｖ
ｃｃ）が０．７５ｖに達する時（Ｔｔｓ）までである。
）以上になり、キャパシタ（Ｃ４ｔ）がチャージされて
入力（ＶｚＮ）の電圧が上昇し、インバータ（１）のス
レシホールド電圧（ＶＴａ）以上になると、ＣＬＥＡＲ
出力は１１ｇｈ″となってこの時点でクリア信号が解除
される。この実施例では第７図に示すようにかξ１ｊ出
力が不確定な間は電源投入時（Ｔｎ）から電源電圧（Ｖ
ｃｃ）が０．７５ｖに達する時（Ｔｔｓ）までである。
電源電圧（ｖｃｃ）が０．７５Ｖ以下ではクリアすべき
集積回路素子が動作する以前の電圧であシ、十分低いＷ
ＥＥ値であるので問題は起こらない。
集積回路素子が動作する以前の電圧であシ、十分低いＷ
ＥＥ値であるので問題は起こらない。
なお、上述した第４図及び第６図に示す回路では、最低
動作ｔＦＦｆとキャパシタ（Ｃ４ｔ）へのチャージ開始
電圧とは簡単のため等しくしであるが、実際には定電圧
ダイオードのバラツキがある。シタ力って、チャージ開
始電圧の最大値は４−７５ｖ以下になるようにした場合
、その最小値は４．Ｏｖ程匿となシうるため、この最小
値からチャージが開始しても、Ｉｌ電源電圧Ｖａｃ）が
４．７５’Ｖ以上に達する間は０ＬＩＡＲ出力がＬｏｔ
となるように抵抗（Ｒ４６）とキャパシタ（０４１）の
時定数は大きくしておくことが望ましい。
動作ｔＦＦｆとキャパシタ（Ｃ４ｔ）へのチャージ開始
電圧とは簡単のため等しくしであるが、実際には定電圧
ダイオードのバラツキがある。シタ力って、チャージ開
始電圧の最大値は４−７５ｖ以下になるようにした場合
、その最小値は４．Ｏｖ程匿となシうるため、この最小
値からチャージが開始しても、Ｉｌ電源電圧Ｖａｃ）が
４．７５’Ｖ以上に達する間は０ＬＩＡＲ出力がＬｏｔ
となるように抵抗（Ｒ４６）とキャパシタ（０４１）の
時定数は大きくしておくことが望ましい。
以上説明したように１本発明による回路では。
電源投入時点ではなく電源電圧が所定値に達してから一
宇時間遅延させてクリア信号を解除するようにしている
ため、雷、源の立上松時間に関係なく確実なりリア動作
が実現できる。
宇時間遅延させてクリア信号を解除するようにしている
ため、雷、源の立上松時間に関係なく確実なりリア動作
が実現できる。
第１図は従来の回路例を示す回路図、第２必及び紀３図
はその動作を示すタイミングチャートＶ１第４図は本発
明の一実施例を示す回路図、第５図はその動作を示すタ
イミングチャート図、第６図は本発明の他の実施例を示
す回路図、男７図はその動作を示すタイミングチャート
図である０図中、（１）はンユミットトリガインバータ
、（２）及び（３）は出力インバータ、（Ｄ４□）は定
電圧ダイオード、（Ｑ４□）と（Ｑ４２）及び（Ｑ４１
１）はトランジスタ、（Ｒ，、）は抵抗％ （０４１
）はキャパシタである。 出願人代理人 猪 股 清 第１図 ４ 鴇２図 ｌｌＴｌ２ 粥３図 １１１ １ １ １ ”３１ ”３２ ”３３ ”３４第４図 ｃｃ ′４Ｐ１５図 ゛ ＋５１ ’５２’５３ Ｔ５４ 楕６図 第７図 ぢ占、 作３ Ｔ７４
はその動作を示すタイミングチャートＶ１第４図は本発
明の一実施例を示す回路図、第５図はその動作を示すタ
イミングチャート図、第６図は本発明の他の実施例を示
す回路図、男７図はその動作を示すタイミングチャート
図である０図中、（１）はンユミットトリガインバータ
、（２）及び（３）は出力インバータ、（Ｄ４□）は定
電圧ダイオード、（Ｑ４□）と（Ｑ４２）及び（Ｑ４１
１）はトランジスタ、（Ｒ，、）は抵抗％ （０４１
）はキャパシタである。 出願人代理人 猪 股 清 第１図 ４ 鴇２図 ｌｌＴｌ２ 粥３図 １１１ １ １ １ ”３１ ”３２ ”３３ ”３４第４図 ｃｃ ′４Ｐ１５図 ゛ ＋５１ ’５２’５３ Ｔ５４ 楕６図 第７図 ぢ占、 作３ Ｔ７４
Claims (1)
- 電源投入時にイニシャルクリアを必要とする電子機器に
おいて、前記電子機器の電源が投入された時点でなく’
＊電源電圧所定電圧以上に達したことが検出されると、
この検出時点から一定時間経過してクリア信号を解除す
ることを特徴とするイニシャルクリア回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56162978A JPS5863231A (ja) | 1981-10-13 | 1981-10-13 | イニシヤルクリア回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56162978A JPS5863231A (ja) | 1981-10-13 | 1981-10-13 | イニシヤルクリア回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5863231A true JPS5863231A (ja) | 1983-04-15 |
Family
ID=15764889
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56162978A Pending JPS5863231A (ja) | 1981-10-13 | 1981-10-13 | イニシヤルクリア回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5863231A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5180927A (en) * | 1990-11-20 | 1993-01-19 | Sgs-Thomson Microelectronics S.R.L. | Reset device for microprocessor, particularly for automotive applications |
| US5394104A (en) * | 1992-06-25 | 1995-02-28 | Xilinx, Inc. | Power-on reset circuit including dual sense amplifiers |
| US5440178A (en) * | 1993-11-30 | 1995-08-08 | Sgs-Thomson Microelectronics, Inc. | Static test mode noise filter |
-
1981
- 1981-10-13 JP JP56162978A patent/JPS5863231A/ja active Pending
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