JPH067078U - 多数チャネルパルスの位相制御回路 - Google Patents

Abstract

(57)【要約】 【目的】 従来チャネルパルス列と同数のカウンタを必
要とし、ハードウェア規模が大きかったのを小さくす
る。 【構成】 記憶回路１２に複数の領域が設けられ、各領
域の第１番地から第Ｍ番地に０と１とが同一ビット位置
について連続して記憶され、各ワードの第１ビット乃至
第Ｎビットについては順次記憶位相がずらされてあり、
またその記憶位相のずれが各領域により順次異ならされ
ている。第２カウンタ１４により記憶回路１２の各領域
が順次指定され、第２カウンタ１４よりも１０Ｍ〜２０
Ｍ倍速いクロックでＭ進カウンタ１５が歩進され、Ｍ進
カウンタ１５により各領域の番地が順次読出される。読
出された各ワードの第１乃至第Ｎビットから順次位相が
ずれたＮ列のパルス列が得られる。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

この考案は例えば超音波ビームの指向方向を制御するために用いられ、繰返し 周波数の等しいパルス列を各チャネルごとに多数生成し、各チャネルパルス間の 位相関係を任意に切替えることができる多数チャネルパルスの位相制御回路に関 する。

【０００２】

【従来の技術】

図４は超音波信号を受信する際の受波ビームの指向方向を制御する回路を示す 。直線状あるいは円周状に配列された超音波信号を受波する振動子１₁ 〜１_N よ りの受波信号は周波数混合器２₁ 〜２_N へそれぞれ供給される。周波数混合器２ ₁ 〜２_N には端子３₁ 〜３_N から位相が順次θずつずれたパルス列が供給され、 この結果周波数混合器２₁ 〜２_N から位相が順次θずつずれた信号が得られ、こ れらが合成回路１１で合成され、受波ビームの合成指向方向がθ方向に設定され る。端子３₁ 〜３_N に与えるパルス列の位相θを変化させることにより指向方向 も任意方向に設定することができる。

【０００３】 端子３₁ 〜３_N の位相が異なるパルス列を発生するため従来においては特公昭 ６３−９６２７号公報に示すものが用いられていた。この従来技術においてはＮ 個のプリセット形Ｍ進カウンタを用い、これらに異なる初期値を設定し、これら カウンタで同一クロックを同時に計数することにより、その各カウンタの出力か ら互に位相がずれたパルス列を得ている。このように従来技術においては多くの カウンタを必要としていた。

【０００４】

【課題を解決するための手段】

この考案によれば各番地ごとに第１乃至第Ｎビットのデータが記憶された記憶 回路と、その記憶回路の各第１番地から第Ｍ番地までを番地指定して繰返し読出 す第１カウンタと、記憶回路の第Ｍ番地より上位の番地を指定して読出す第２カ ウンタとよりなり、上記記憶回路は各第１番地から第Ｍ番地までは０と１とのデ ータが連続して記憶され、かつその記憶位相は第１乃至第Ｎビットについて互い に異ならされている。

【０００５】 つまり第２カウンタで読出し領域が指定され、その指定された領域について第 １番地から第Ｍ番地の出力を１サイクルとし、位相が互いに異なるＮ通りのパル ス出力が得られる。

【０００６】

【実施例】

図１はこの考案の原理を説明するための記憶回路の記憶内容を示す。この記憶 回路は第１番地より第Ｍ番地まであり、各番地には第１ビットから第Ｎビットま でのデータが記憶されている。第１番地から第Ｍ番地には同数の０と１とが連続 して記憶され、その記憶位相が第１ビット乃至第Ｎビットで互いに異なっている 。例えば第１ビットについては第１番地から第１番地まで０が記憶され、第ｉ＋ １番地から第Ｍ番地まで１が記憶され、第２ビットについては第１番地に１が記 憶され、第２番地から第ｉ＋１番地まで０が記憶され、第ｉ＋２番地から第Ｍ番 地まで１が記憶され、つまり第１ビットに対し、第２ビットは記憶位相が１番地 ずらされ、以下順次記憶位相がずらされている。

【０００７】 このような記憶回路を第１番地から第Ｍ番地まで順次読出すと、第１ビット出 力は図２Ａ₁ に示すようになり、第２ビット出力は図２Ａ₂ に示すようになり、 以下第３ビット乃至第Ｎビット出力はそれぞれ図２Ａ₃ 乃至Ａ_N に示すようにな り、順次位相がずれた１サイクルのパルスが得られる。この記憶回路をＭ進カウ ンタの出力で番地指定して繰返し読出せば位相が順次ずれたＮ個のパルス列が得 られる。

【０００８】 要するに第１ビット乃至第Ｎビットについて０と１との記憶位相を異ならすこ とにより位相が異なるＮ個のパルス列が得られる。 図３はこの考案の実施例を示す。記憶回路１２には第１番地乃至第Ｍ番地の記 憶領域が複数設けられ、これら各記憶領域は図１に示したように各第１乃至第Ｎ ビットを出力し、その第１番地乃至第Ｍ番地に０と１とが連続して記憶され、そ の記憶位相が第１ビット乃至第Ｎビットについて互いに異ならされている。各記 憶領域の第１番地乃至第Ｍ番地はＭ進第１カウンタ１３の計数値で番地指定され て読出され、各記憶領域の指定、つまり第Ｍ番地以上の上位番地の指定は第２カ ウンタ１４により行われる。Ｍ進第１カウンタ１３は端子１５のクロックを計数 し、記憶回路１２の第１ビット乃至第Ｎビットの出力Ｄ₁ 〜Ｄ_N は端子１５のク ロックでラッチ回路１６にラッチされ、ラッチ回路１６からのＮ個の出力が所望 の出力パルスとされる。Ｍ進第１カウンタ１３の計数値が変化する時に記憶回路 １２の出力が不安定になり、グリッチが生ずるが、記憶回路１２の安定な出力を ラッチ回路１６にラッチすることによりこのグリッチが除去される。

【０００９】 前記例のようにこの位相制御されたパルス列を超音波ビームの走査に用いる場 合はビーム走査ステップパルスが第２カウンタ１４で計数される。ビーム走査ス テップパルスの周期は端子１５のクロックの周期の１０Ｍ〜２０Ｍ倍とされる。 この例ではスイッチ１７で記憶回路１２の更に上位番地を指定して、例えば超音 波の探知周波数の切替えに応じて記憶領域を選択するようにした場合である。な お記憶回路１２としてはいわゆるＲＯＭを用いることができる。

【００１０】

【考案の効果】

以上述べたようにこの考案によれば１個の記憶回路１２と第１カウンタ１３と 第２カウンタ１４とにより位相制御されたＮチャネルのパルス列を得ることがで き、Ｎ個のカウンタを用いる従来技術と比較して構成が著しく簡単になる。

【図面の簡単な説明】

【図１】この考案の原理を説明するための記憶回路の記
憶例を示す図。

【図２】図１の記憶回路の読出し出力を示す図。

【図３】この考案の実施例を示すブロック図。

【図４】受波ビーム走査回路を示すブロック図。

Claims (1)

【実用新案登録請求の範囲】
1. 【請求項１】 各番地ごとに第１乃至第Ｎビットのデー
   タが記憶された記憶回路と、 その記憶回路の各第１番地から第Ｍ番地までを番地指定
   して繰返し読出す第１カウンタと、 上記記憶回路の第Ｍ番地より上位の番地を指定して読出
   す第２カウンタとよりなり、 上記記憶回路の各第１番地から第Ｍ番地までは０と１と
   のデータが連続して記憶され、かつその記憶位相は第１
   乃至第Ｎビットについて互いに異ならされている多数チ
   ャネルパルスの位相制御回路。