JPH0670879B2 - 薄膜シフトレジスタ - Google Patents
薄膜シフトレジスタInfo
- Publication number
- JPH0670879B2 JPH0670879B2 JP58165421A JP16542183A JPH0670879B2 JP H0670879 B2 JPH0670879 B2 JP H0670879B2 JP 58165421 A JP58165421 A JP 58165421A JP 16542183 A JP16542183 A JP 16542183A JP H0670879 B2 JPH0670879 B2 JP H0670879B2
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- JP
- Japan
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- thin film
- shift register
- film transistor
- clock signal
- film transistors
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- Expired - Lifetime
Links
- 239000010409 thin film Substances 0.000 title claims description 39
- 239000000758 substrate Substances 0.000 claims description 9
- 239000011159 matrix material Substances 0.000 description 12
- 230000002093 peripheral effect Effects 0.000 description 6
- 238000000034 method Methods 0.000 description 5
- 239000004973 liquid crystal related substance Substances 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
- G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
Landscapes
- Shift Register Type Memory (AREA)
Description
【発明の詳細な説明】 本発明は薄膜シフトレジスタの駆動方法、特にアクテイ
ブマトリクス基板へ駆動回路を内蔵した場合の薄膜シフ
トレジスタの駆動方法に関する。
ブマトリクス基板へ駆動回路を内蔵した場合の薄膜シフ
トレジスタの駆動方法に関する。
従来アクテイブマトリクス基板は、複数のゲート線、該
ゲート線に直交する複数のデータ線及び該ゲート線と該
データ線の交点に形成された薄膜トランジスタアレイに
よつて形成されていたため駆動回路は外付であり、該駆
動回路を薄膜トランジスタで設ける必要はなかつた。該
アクテイブマトリクス基板及び駆動回路により、アクテ
イブマトリクス型液晶画像表示装置が実現されるが、該
アクテイブマトリクス型液晶画像表示装置の小型化、高
性能化、低コスト化のため、周辺駆動回路のアクテイブ
マトリクス基板への内蔵が要求される。
ゲート線に直交する複数のデータ線及び該ゲート線と該
データ線の交点に形成された薄膜トランジスタアレイに
よつて形成されていたため駆動回路は外付であり、該駆
動回路を薄膜トランジスタで設ける必要はなかつた。該
アクテイブマトリクス基板及び駆動回路により、アクテ
イブマトリクス型液晶画像表示装置が実現されるが、該
アクテイブマトリクス型液晶画像表示装置の小型化、高
性能化、低コスト化のため、周辺駆動回路のアクテイブ
マトリクス基板への内蔵が要求される。
そこで、周辺駆動回路内蔵型アクテイブマトリクス基板
が出現したわけであるが、該駆動回路のシフトレジスタ
及び従来の動作例を第１図及び第２図に示す。第１図は
シフトレジスタ（CMOSダイナミツク型）の回路図であ
り、第２図は、該シフトレジスタの従来の動作例であ
る。第１図において、100及び101はクロツク線であり、
101には、100に印加されるクロツク信号と逆相のものが
入力されるようになつている。102はデータ入力端子、1
03乃至106は正電源、107乃至110は負電源、111,112,11
5,117,118及び121はＰチヤネル薄膜トランジスタ、113,
114,116,119,120及び122はＮチヤネル薄膜トランジス
タ、123は薄膜トランジスタ115及び116のゲート、124は
薄膜トランジスタ118及び119のゲートでシフトレジスタ
の出力端子125は薄膜トランジスタ121,122のゲート、12
6はシフトレジスタの出力端子であり、薄膜トランジス
タ111乃至122でシフトレジスタ１ビツトが形成されてい
る。第２図において、200及び201はそれぞれクロツク線
100及び101に印加されるクロツク信号、202はデータ入
力端子102に印加されるシフトレジスタのデータ信号、2
03,204,205,206はそれぞれ123,124,125,126で観測され
る信号波形である。
が出現したわけであるが、該駆動回路のシフトレジスタ
及び従来の動作例を第１図及び第２図に示す。第１図は
シフトレジスタ（CMOSダイナミツク型）の回路図であ
り、第２図は、該シフトレジスタの従来の動作例であ
る。第１図において、100及び101はクロツク線であり、
101には、100に印加されるクロツク信号と逆相のものが
入力されるようになつている。102はデータ入力端子、1
03乃至106は正電源、107乃至110は負電源、111,112,11
5,117,118及び121はＰチヤネル薄膜トランジスタ、113,
114,116,119,120及び122はＮチヤネル薄膜トランジス
タ、123は薄膜トランジスタ115及び116のゲート、124は
薄膜トランジスタ118及び119のゲートでシフトレジスタ
の出力端子125は薄膜トランジスタ121,122のゲート、12
6はシフトレジスタの出力端子であり、薄膜トランジス
タ111乃至122でシフトレジスタ１ビツトが形成されてい
る。第２図において、200及び201はそれぞれクロツク線
100及び101に印加されるクロツク信号、202はデータ入
力端子102に印加されるシフトレジスタのデータ信号、2
03,204,205,206はそれぞれ123,124,125,126で観測され
る信号波形である。
ところで、第１図のダイナミツクシフトレジスタの動作
下限周波数を支配するのは、ゲート電位をクロツク線か
ら供給するようになつている薄膜トランジスタ111,114,
117,120等のオフリーク電流である。出力端子124の信号
がハイになつている時間t1乃至t3を考えると、t1乃至t2
の時間は、薄膜トランジスタ111及び114は導通状態であ
るから、薄膜トランジスタ111乃至114で形成されたクロ
ツクドインバータは、単にインバータとして働く。t2乃
至t3の期間は、薄膜トランジスタ111,114共に非導通と
なるが、Ｐチヤネル薄膜トランジスタ111のリーク電流
がＰチヤネル薄膜トランジスタ112を通つて流れるた
め、薄膜トランジスタ115及び116のゲート123の電位は
徐々に上がり、ついには出力端子124の信号がローにな
つてしまう。また、出力端子124の信号がローになつて
いる期間t3乃至t5を考えると、t3乃至t4の期間は、薄膜
トランジスタ111乃至114は、インバータとして働いてい
るため、123の信号はハイに固定されているが、t4乃至t
5の期間には、Ｎチヤネル薄膜トランジスタ113及び114
のリーク電流がＰチヤネル薄膜トランジスタ111及び112
を流れる電流より多くなれば123の電位は徐々に下が
り、ついには出力端子124の信号がハイになつてしま
う。
下限周波数を支配するのは、ゲート電位をクロツク線か
ら供給するようになつている薄膜トランジスタ111,114,
117,120等のオフリーク電流である。出力端子124の信号
がハイになつている時間t1乃至t3を考えると、t1乃至t2
の時間は、薄膜トランジスタ111及び114は導通状態であ
るから、薄膜トランジスタ111乃至114で形成されたクロ
ツクドインバータは、単にインバータとして働く。t2乃
至t3の期間は、薄膜トランジスタ111,114共に非導通と
なるが、Ｐチヤネル薄膜トランジスタ111のリーク電流
がＰチヤネル薄膜トランジスタ112を通つて流れるた
め、薄膜トランジスタ115及び116のゲート123の電位は
徐々に上がり、ついには出力端子124の信号がローにな
つてしまう。また、出力端子124の信号がローになつて
いる期間t3乃至t5を考えると、t3乃至t4の期間は、薄膜
トランジスタ111乃至114は、インバータとして働いてい
るため、123の信号はハイに固定されているが、t4乃至t
5の期間には、Ｎチヤネル薄膜トランジスタ113及び114
のリーク電流がＰチヤネル薄膜トランジスタ111及び112
を流れる電流より多くなれば123の電位は徐々に下が
り、ついには出力端子124の信号がハイになつてしま
う。
第３図はＰチヤネル薄膜トランジスタのドレイン、ソー
ス間電流（以下IDSとする）対ゲートソース間電圧（以
下VGSとする）特性の一例を示したものである。これよ
りわかるように、IDSが最小値をとるVGSの値は０ではな
く、マイナス側にずれている。一般的に薄膜トランジス
タにおけるIDS最小値をとるVGSは０でなく、プラス側も
しくはマイナス側にずれている事がほとんどである。従
来例の場合、薄膜トランジスタが非導通の場合、VGS＝0
Vであつたため、オフリーク電流が多く、そのため動作
下限周波数が高く、動作周波数帯域が狭くなり充分なマ
ージンがとれず、アクテイブマトリクス基板への周辺駆
動回路内蔵化はたいへん困難であつた。またリーク電流
が多いためにシフトレジスタにおける消費電流が多く、
アクテイブマトリクス基板への周辺駆動回路内蔵による
アクテイブマトリクス型液晶画像表示装置の高性能化と
いう点からみれば、かえつて逆効果であつた。
ス間電流（以下IDSとする）対ゲートソース間電圧（以
下VGSとする）特性の一例を示したものである。これよ
りわかるように、IDSが最小値をとるVGSの値は０ではな
く、マイナス側にずれている。一般的に薄膜トランジス
タにおけるIDS最小値をとるVGSは０でなく、プラス側も
しくはマイナス側にずれている事がほとんどである。従
来例の場合、薄膜トランジスタが非導通の場合、VGS＝0
Vであつたため、オフリーク電流が多く、そのため動作
下限周波数が高く、動作周波数帯域が狭くなり充分なマ
ージンがとれず、アクテイブマトリクス基板への周辺駆
動回路内蔵化はたいへん困難であつた。またリーク電流
が多いためにシフトレジスタにおける消費電流が多く、
アクテイブマトリクス基板への周辺駆動回路内蔵による
アクテイブマトリクス型液晶画像表示装置の高性能化と
いう点からみれば、かえつて逆効果であつた。
本発明の目的は、薄膜トランジスタのオフリーク電流を
できるだけ抑えられるような駆動方法で薄膜シフトレジ
スタの駆動を行い、該薄膜シフトレジスタを高性能化
し、アクテイブマトリクス基板への高性能周辺駆動回路
の内蔵化を実現することにある。
できるだけ抑えられるような駆動方法で薄膜シフトレジ
スタの駆動を行い、該薄膜シフトレジスタを高性能化
し、アクテイブマトリクス基板への高性能周辺駆動回路
の内蔵化を実現することにある。
本発明の要旨は、クロツクドインバーターのスイツチン
グトランジスタのオフリーク電流を制御するため、クロ
ツク信号に適切なバイアス電圧を印加するようにした点
にある。
グトランジスタのオフリーク電流を制御するため、クロ
ツク信号に適切なバイアス電圧を印加するようにした点
にある。
以下、実施例に基づいて、本発明を詳細に説明する。
第４図は本発明の実施例である。第１図と同一の記号は
第１図と同一のものを表わす。400及び401はそれぞれク
ロツク線100及び101にバイアス電圧を印加する電源で、
極性を含めてその値を可変できるようになつている。41
0及び411はクロツク信号入力端子である。400及び401を
適切に定めてやることにより、クロツク信号に適切なバ
イアス電圧が印加され、薄膜トランジスタ111及び117も
しくは114及び120のオフリーク電流を制御し、シフトレ
ジスタの動作周波数帯域を広げ、消費電流を抑えること
ができる。
第１図と同一のものを表わす。400及び401はそれぞれク
ロツク線100及び101にバイアス電圧を印加する電源で、
極性を含めてその値を可変できるようになつている。41
0及び411はクロツク信号入力端子である。400及び401を
適切に定めてやることにより、クロツク信号に適切なバ
イアス電圧が印加され、薄膜トランジスタ111及び117も
しくは114及び120のオフリーク電流を制御し、シフトレ
ジスタの動作周波数帯域を広げ、消費電流を抑えること
ができる。
第５図は本発明のもう１つの実施例である。第１図と同
一の記号は第１図と同一のものを表わす。500,501,502
及び503はシフトレジスタのクロツク線で、510,511,512
及び513はそれぞれクロツク線500,501,502及び503にバ
イアス電圧を印加する電源で、極性を含めてその値を可
変できるようになつている。514乃至517はクロツク信号
入力端子で、514及び515には第１図の101に入力するも
のと同相のクロツク信号、516及び517には第１図の100
に入力するものと同相のクロツク信号が入力される。ま
た、520及び521はシフトレジスタの出力端子である。一
般的に、Ｐチヤネル薄膜トランジスタの場合IDSが最小
になる点のVGSは、Ｎチヤネル薄膜トランジスタの場合
のVGSと異なるため、第５図の如く同相クロツク線を２
本ずつとり、別々にバイアス電圧を印加してやるように
すると、すべてのクロツクドインバーターのスイツチン
グトランジスタについて、オフリーク電流を最小値にす
ることができる。一般的に薄膜トランジスタの場合、ID
S最小点のVGSの値は、プロセス条件等のばらつきによ
り、一様にならず、ロツト間のばらつきが大きいが、極
性も含めて可変できる電源510乃至513を用いることによ
り、トランジスタ特性のばらつきまでカバーし、リーク
電流を最小に抑えて使用できるようになつた。
一の記号は第１図と同一のものを表わす。500,501,502
及び503はシフトレジスタのクロツク線で、510,511,512
及び513はそれぞれクロツク線500,501,502及び503にバ
イアス電圧を印加する電源で、極性を含めてその値を可
変できるようになつている。514乃至517はクロツク信号
入力端子で、514及び515には第１図の101に入力するも
のと同相のクロツク信号、516及び517には第１図の100
に入力するものと同相のクロツク信号が入力される。ま
た、520及び521はシフトレジスタの出力端子である。一
般的に、Ｐチヤネル薄膜トランジスタの場合IDSが最小
になる点のVGSは、Ｎチヤネル薄膜トランジスタの場合
のVGSと異なるため、第５図の如く同相クロツク線を２
本ずつとり、別々にバイアス電圧を印加してやるように
すると、すべてのクロツクドインバーターのスイツチン
グトランジスタについて、オフリーク電流を最小値にす
ることができる。一般的に薄膜トランジスタの場合、ID
S最小点のVGSの値は、プロセス条件等のばらつきによ
り、一様にならず、ロツト間のばらつきが大きいが、極
性も含めて可変できる電源510乃至513を用いることによ
り、トランジスタ特性のばらつきまでカバーし、リーク
電流を最小に抑えて使用できるようになつた。
以上述べた如く、本発明を用いることにより、動作周波
数帯域がたいへん広く、消費電流も少ない、高性能な薄
膜シフトレジスタが実現され、アクテイブマトリクス基
板への高性能周辺駆動回路の内蔵が実現される。
数帯域がたいへん広く、消費電流も少ない、高性能な薄
膜シフトレジスタが実現され、アクテイブマトリクス基
板への高性能周辺駆動回路の内蔵が実現される。
第１図及び第２図は従来の薄膜シフトレジスタの駆動方
法を説明するための図。 第３図は一般的な薄膜トランジスタの特性を示した図。 第４図及び第５図は本発明の実施例を説明するための
図。
法を説明するための図。 第３図は一般的な薄膜トランジスタの特性を示した図。 第４図及び第５図は本発明の実施例を説明するための
図。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭50−34755（ＪＰ，Ａ) 特開 昭50−34756（ＪＰ，Ａ) 特開 昭54−21227（ＪＰ，Ａ)
Claims (1)
- 【請求項１】基板上に形成された薄膜トランジスタから
なるインバータ回路と、該インバータ回路に電源電圧を
供給してなる薄膜トランジスタとから構成されてなる薄
膜シフトレジスタにおいて、 該インバータ回路に電源電圧を供給してなる薄膜トラン
ジスタのゲート電極は、該ゲート電極にクロック信号を
供給してなるクロック信号線に接続されると共に、該ク
ロック信号線には該インバータ回路に電源電圧を供給し
てなる薄膜トランジスタのOFF時のリーク電流が最小と
なるようにOFF時のゲート電圧を調整するバイアス手段
が接続されてなることを特徴とする薄膜シフトレジス
タ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58165421A JPH0670879B2 (ja) | 1983-09-08 | 1983-09-08 | 薄膜シフトレジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58165421A JPH0670879B2 (ja) | 1983-09-08 | 1983-09-08 | 薄膜シフトレジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6057599A JPS6057599A (ja) | 1985-04-03 |
| JPH0670879B2 true JPH0670879B2 (ja) | 1994-09-07 |
Family
ID=15812099
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58165421A Expired - Lifetime JPH0670879B2 (ja) | 1983-09-08 | 1983-09-08 | 薄膜シフトレジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0670879B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001143491A (ja) * | 1999-08-31 | 2001-05-25 | Semiconductor Energy Lab Co Ltd | シフトレジスタ回路、表示装置の駆動回路および該駆動回路を用いた表示装置 |
| US6515648B1 (en) | 1999-08-31 | 2003-02-04 | Semiconductor Energy Laboratory Co., Ltd. | Shift register circuit, driving circuit of display device, and display device using the driving circuit |
| US7483013B2 (en) * | 2005-05-20 | 2009-01-27 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor circuit, display device, and electronic appliance therewith |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5710519B2 (ja) * | 1973-07-31 | 1982-02-26 | ||
| JPS5034756A (ja) * | 1973-07-31 | 1975-04-03 | ||
| JPS5421227A (en) * | 1977-07-19 | 1979-02-17 | Mitsubishi Electric Corp | Temporary memory circuit |
-
1983
- 1983-09-08 JP JP58165421A patent/JPH0670879B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6057599A (ja) | 1985-04-03 |
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