JPH0955470A - 半導体回路及び半導体回路装置 - Google Patents
半導体回路及び半導体回路装置Info
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- JPH0955470A JPH0955470A JP7204793A JP20479395A JPH0955470A JP H0955470 A JPH0955470 A JP H0955470A JP 7204793 A JP7204793 A JP 7204793A JP 20479395 A JP20479395 A JP 20479395A JP H0955470 A JPH0955470 A JP H0955470A
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- semiconductor circuit
- mosfet
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- switching
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/211—Design considerations for internal polarisation
- H10D89/213—Design considerations for internal polarisation in field-effect devices
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- Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Dram (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】
【課題】 低電圧で作動させるために閾値電圧を下げた
ＭＯＳＦＥＴの待機時のリーク電流を削減できる半導体
回路の提供。 【解決手段】 ＭＯＳＦＥＴを備える半導体回路。ＭＯ
ＳＦＥＴ２，２へソース電位として与えるべき２つの異
なる電位をそれぞれ固定する２つの電位固定手段６，Ｖ
ssと、ＭＯＳＦＥＴ２，２のソースを２つの電位固定手
段６，Ｖssの何れかに切り換え接続するスイッチング手
段４，５とを備える構成である。
ＭＯＳＦＥＴの待機時のリーク電流を削減できる半導体
回路の提供。 【解決手段】 ＭＯＳＦＥＴを備える半導体回路。ＭＯ
ＳＦＥＴ２，２へソース電位として与えるべき２つの異
なる電位をそれぞれ固定する２つの電位固定手段６，Ｖ
ssと、ＭＯＳＦＥＴ２，２のソースを２つの電位固定手
段６，Ｖssの何れかに切り換え接続するスイッチング手
段４，５とを備える構成である。
Description
【０００１】
【発明の属する技術分野】本発明は、待機時の消費電力
を削減する、ＭＯＳＦＥＴを使用した半導体回路及び半
導体回路装置の改良に関するものである。
を削減する、ＭＯＳＦＥＴを使用した半導体回路及び半
導体回路装置の改良に関するものである。
【０００２】
【従来の技術】近時、ＣＭＯＳ集積回路の設計におい
て、消費電力の削減技術が注目されているが、これに
は、主にデバイスの高速化による発熱の問題と、携帯機
器の発達とが関係している。デバイスの高速化による発
熱の問題については、デバイスの動作周波数が高くなれ
ば、消費電力が増加し発熱量も大きくなる。その結果、
放熱及び冷却による対策が必要になり、これらがデバイ
スの製造コストを高くする要因となる。消費電力を削減
できれば、これらの対策は不要となり、デバイスの製造
コストを下げることができる。
て、消費電力の削減技術が注目されているが、これに
は、主にデバイスの高速化による発熱の問題と、携帯機
器の発達とが関係している。デバイスの高速化による発
熱の問題については、デバイスの動作周波数が高くなれ
ば、消費電力が増加し発熱量も大きくなる。その結果、
放熱及び冷却による対策が必要になり、これらがデバイ
スの製造コストを高くする要因となる。消費電力を削減
できれば、これらの対策は不要となり、デバイスの製造
コストを下げることができる。
【０００３】携帯機器の発達については、様々な携帯機
器が普及しているが、これらの電源は電池であり、デバ
イスの消費電力が小さくなれば、電池の駆動時間を延ば
すことができる。また、駆動時間を延ばす必要がない場
合は、電池の容量を小さくできるので、携帯機器のサイ
ズも小さくすることができる。以上のような事情によ
り、消費電力を削減する技術は重要である。
器が普及しているが、これらの電源は電池であり、デバ
イスの消費電力が小さくなれば、電池の駆動時間を延ば
すことができる。また、駆動時間を延ばす必要がない場
合は、電池の容量を小さくできるので、携帯機器のサイ
ズも小さくすることができる。以上のような事情によ
り、消費電力を削減する技術は重要である。
【０００４】消費電力を削減する技術には様々な方法が
あるが、電源電圧を下げる方法は最も効果的な方法の１
つである。電源電圧を下げると、ＭＯＳＦＥＴのスイッ
チング速度は低下するので、これをカバーするためによ
く用いられるのは、閾値電圧Ｖthを下げる方法である。
従来、閾値電圧Ｖthは、電源電圧が５Ｖ程度のデバイス
であれば０．７Ｖ程度、電源電圧が１．８Ｖ程度のデバ
イスであれば０．４Ｖ程度となっている。
あるが、電源電圧を下げる方法は最も効果的な方法の１
つである。電源電圧を下げると、ＭＯＳＦＥＴのスイッ
チング速度は低下するので、これをカバーするためによ
く用いられるのは、閾値電圧Ｖthを下げる方法である。
従来、閾値電圧Ｖthは、電源電圧が５Ｖ程度のデバイス
であれば０．７Ｖ程度、電源電圧が１．８Ｖ程度のデバ
イスであれば０．４Ｖ程度となっている。
【０００５】
【発明が解決しようとする課題】ところが、閾値電圧を
下げると、ＭＯＳＦＥＴがオフしているときのリーク電
流が増加し、ＭＯＳＦＥＴにより構成される回路の待機
時の電流が増加してしまう問題があった。このため、Ｍ
ＯＳＦＥＴにより構成される回路の作動時と待機時と
で、バックゲート電位を切り換えることによって、この
問題を解決する半導体回路が特開平６−２１４４３号公
報に開示されているが、本発明はさらに別の解決手段に
よる半導体回路を提案するものである。
下げると、ＭＯＳＦＥＴがオフしているときのリーク電
流が増加し、ＭＯＳＦＥＴにより構成される回路の待機
時の電流が増加してしまう問題があった。このため、Ｍ
ＯＳＦＥＴにより構成される回路の作動時と待機時と
で、バックゲート電位を切り換えることによって、この
問題を解決する半導体回路が特開平６−２１４４３号公
報に開示されているが、本発明はさらに別の解決手段に
よる半導体回路を提案するものである。
【０００６】すなわち、本発明の第１発明では、ＭＯＳ
ＦＥＴへソース電位として与えるべき２つの異なる電位
をそれぞれ固定する２つの電位固定手段と、ＭＯＳＦＥ
Ｔのソースを２つの電位固定手段の何れかに切り換え接
続するスイッチング手段とを設けることにより、低電圧
で作動させるために閾値電圧を下げたＭＯＳＦＥＴの、
待機時のリーク電流を削減できる半導体回路を提供する
ことを目的とする。第２発明では、半導体回路の動作態
様に従って、ＭＯＳＦＥＴのソースを２つの電位固定手
段の何れかに切り換え接続するスイッチング手段を設け
ることにより、低電圧で作動させるために閾値電圧を下
げたＭＯＳＦＥＴの、待機時のリーク電流を削減できる
半導体回路を提供することを目的とする。
ＦＥＴへソース電位として与えるべき２つの異なる電位
をそれぞれ固定する２つの電位固定手段と、ＭＯＳＦＥ
Ｔのソースを２つの電位固定手段の何れかに切り換え接
続するスイッチング手段とを設けることにより、低電圧
で作動させるために閾値電圧を下げたＭＯＳＦＥＴの、
待機時のリーク電流を削減できる半導体回路を提供する
ことを目的とする。第２発明では、半導体回路の動作態
様に従って、ＭＯＳＦＥＴのソースを２つの電位固定手
段の何れかに切り換え接続するスイッチング手段を設け
ることにより、低電圧で作動させるために閾値電圧を下
げたＭＯＳＦＥＴの、待機時のリーク電流を削減できる
半導体回路を提供することを目的とする。
【０００７】第３発明では、ＭＯＳＦＥＴへソース電位
として与えるべき２つの異なる電位の一方を、ＭＯＳＦ
ＥＴのバックゲートに与えるべき電位と電源電位との中
間電位とすることにより、低電圧で作動させるために閾
値電圧を下げたＭＯＳＦＥＴの、待機時のリーク電流を
削減できる半導体回路を提供することを目的とする。第
４発明では、請求項２又は３記載の半導体回路を複数個
設けることにより、低電圧で作動させるために閾値電圧
を下げたＭＯＳＦＥＴの、待機時のリーク電流を削減で
きる半導体回路装置を提供することを目的とする。
として与えるべき２つの異なる電位の一方を、ＭＯＳＦ
ＥＴのバックゲートに与えるべき電位と電源電位との中
間電位とすることにより、低電圧で作動させるために閾
値電圧を下げたＭＯＳＦＥＴの、待機時のリーク電流を
削減できる半導体回路を提供することを目的とする。第
４発明では、請求項２又は３記載の半導体回路を複数個
設けることにより、低電圧で作動させるために閾値電圧
を下げたＭＯＳＦＥＴの、待機時のリーク電流を削減で
きる半導体回路装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明の第１発明に係る
半導体回路は、ＭＯＳＦＥＴを備える半導体回路におい
て、前記ＭＯＳＦＥＴへソース電位として与えるべき２
つの異なる電位をそれぞれ固定する２つの電位固定手段
と、前記ＭＯＳＦＥＴのソースを該２つの電位固定手段
の何れかに切り換え接続するスイッチング手段とを備え
ることを特徴とする。この半導体回路は、待機時には、
スイッチング手段が、ＭＯＳＦＥＴのソース電位を切り
換えることにより、閾値電圧を大きくして、待機時のリ
ーク電流を削減する。
半導体回路は、ＭＯＳＦＥＴを備える半導体回路におい
て、前記ＭＯＳＦＥＴへソース電位として与えるべき２
つの異なる電位をそれぞれ固定する２つの電位固定手段
と、前記ＭＯＳＦＥＴのソースを該２つの電位固定手段
の何れかに切り換え接続するスイッチング手段とを備え
ることを特徴とする。この半導体回路は、待機時には、
スイッチング手段が、ＭＯＳＦＥＴのソース電位を切り
換えることにより、閾値電圧を大きくして、待機時のリ
ーク電流を削減する。
【０００９】第２発明に係る半導体回路は、スイッチン
グ手段は、半導体回路の動作態様に従って、ＭＯＳＦＥ
Ｔのソースを２つの電位固定手段の何れかに切り換え接
続することを特徴とする。この半導体回路は、スイッチ
ング手段が、半導体回路の動作態様に従ってＭＯＳＦＥ
Ｔのソース電位を切り換えることにより、閾値電圧を大
きくして、待機時のリーク電流を削減する。
グ手段は、半導体回路の動作態様に従って、ＭＯＳＦＥ
Ｔのソースを２つの電位固定手段の何れかに切り換え接
続することを特徴とする。この半導体回路は、スイッチ
ング手段が、半導体回路の動作態様に従ってＭＯＳＦＥ
Ｔのソース電位を切り換えることにより、閾値電圧を大
きくして、待機時のリーク電流を削減する。
【００１０】第３発明に係る半導体回路は、ＭＯＳＦＥ
Ｔへソース電位として与えるべき２つの異なる電位の一
方は、該ＭＯＳＦＥＴのバックゲートに与えるべき電位
と電源電位との中間電位であることを特徴とする。この
半導体回路は、待機時には、スイッチング手段が、ＭＯ
ＳＦＥＴのソース電位を、バックゲート電位と電源電位
との中間電位に切り換えることにより、閾値電圧を大き
くして、待機時のリーク電流を削減する。
Ｔへソース電位として与えるべき２つの異なる電位の一
方は、該ＭＯＳＦＥＴのバックゲートに与えるべき電位
と電源電位との中間電位であることを特徴とする。この
半導体回路は、待機時には、スイッチング手段が、ＭＯ
ＳＦＥＴのソース電位を、バックゲート電位と電源電位
との中間電位に切り換えることにより、閾値電圧を大き
くして、待機時のリーク電流を削減する。
【００１１】第４発明に係る半導体回路装置は、請求項
２記載の半導体回路を複数個備えることを特徴とする。
この半導体回路は、各スイッチング手段が、半導体回路
毎の動作態様に従ってＭＯＳＦＥＴのソース電位を切り
換えることにより、半導体回路毎の閾値電圧を大きくし
て、待機時のリーク電流を削減する。
２記載の半導体回路を複数個備えることを特徴とする。
この半導体回路は、各スイッチング手段が、半導体回路
毎の動作態様に従ってＭＯＳＦＥＴのソース電位を切り
換えることにより、半導体回路毎の閾値電圧を大きくし
て、待機時のリーク電流を削減する。
【００１２】
【発明の実施の形態】以下に、本発明をその形態を示す
図面に基づき説明する。図１は、第１，２発明に係る半
導体回路の１形態の要部構成例を示すブロック図であ
る。この半導体回路は、所定の機能を有する機能ブロッ
ク１と、機能ブロック１を構成する複数のＭＯＳＦＥＴ
のソース電位を一括して切り換えるソース電位切り換え
回路３とを備えている。
図面に基づき説明する。図１は、第１，２発明に係る半
導体回路の１形態の要部構成例を示すブロック図であ
る。この半導体回路は、所定の機能を有する機能ブロッ
ク１と、機能ブロック１を構成する複数のＭＯＳＦＥＴ
のソース電位を一括して切り換えるソース電位切り換え
回路３とを備えている。
【００１３】ソース電位切り換え回路３は、ソース電位
切り換え信号が与えられるソース電位切り換え回路入力
線７がゲート接続されたＮチャネル形ＦＥＴ４のソース
とバックゲートとが、接地電位Ｖssが与えられた接地端
子に接続されている。ソース電位切り換え回路入力線７
は、インバータ８を介して、Ｎチャネル形ＦＥＴ５のゲ
ートにも接続されており、Ｎチャネル形ＦＥＴ５のソー
スとバックゲートとは、電位固定回路６の出力線に接続
されている。
切り換え信号が与えられるソース電位切り換え回路入力
線７がゲート接続されたＮチャネル形ＦＥＴ４のソース
とバックゲートとが、接地電位Ｖssが与えられた接地端
子に接続されている。ソース電位切り換え回路入力線７
は、インバータ８を介して、Ｎチャネル形ＦＥＴ５のゲ
ートにも接続されており、Ｎチャネル形ＦＥＴ５のソー
スとバックゲートとは、電位固定回路６の出力線に接続
されている。
【００１４】Ｎチャネル形ＦＥＴ４及びＮチャネル形Ｆ
ＥＴ５は、ソース電位切り換え信号に従って、機能ブロ
ック１を構成する複数のＭＯＳＦＥＴのソース電位を、
接地電位Ｖss又は電位固定回路６の固定電位にスイッチ
ングする。電位固定回路６は、出力電位Ｖb が電源電圧
Ｖccと接地端子の電位Ｖss（＝０Ｖ）との中間電位（Ｖ
cc＞Ｖb ＞Ｖss）であり、例えば、ＯＰアンプを用いた
ボルテージフォロワ回路、ダイオードの電圧降下を利用
した基準電位発生回路等により構成することができる。
ＥＴ５は、ソース電位切り換え信号に従って、機能ブロ
ック１を構成する複数のＭＯＳＦＥＴのソース電位を、
接地電位Ｖss又は電位固定回路６の固定電位にスイッチ
ングする。電位固定回路６は、出力電位Ｖb が電源電圧
Ｖccと接地端子の電位Ｖss（＝０Ｖ）との中間電位（Ｖ
cc＞Ｖb ＞Ｖss）であり、例えば、ＯＰアンプを用いた
ボルテージフォロワ回路、ダイオードの電圧降下を利用
した基準電位発生回路等により構成することができる。
【００１５】Ｎチャネル形ＦＥＴ４及びＮチャネル形Ｆ
ＥＴ５のドレインは共通接続され、その共通接続線は、
機能ブロック１に接続されている。機能ブロック１は、
ソースＳが共通接続された複数のＮチャネル形ＦＥＴ
２，２を備えており、各Ｎチャネル形ＦＥＴ２，２のバ
ックゲートは、接地電位Ｖssが与えられた接地端子に接
続され、各Ｎチャネル形ＦＥＴ２，２のゲートはそれぞ
れの入力信号線が接続されている。各Ｎチャネル形ＦＥ
Ｔ２，２の共通接続されたソースＳは、上述のＮチャネ
ル形ＦＥＴ４及びＮチャネル形ＦＥＴ５の共通接続線に
接続されている。尚、機能ブロック１内には、Ｎチャネ
ル形ＦＥＴ２，２のみを図示しているが、実際には、各
Ｎチャネル形ＦＥＴ２，２のドレインには、負荷となる
素子（例えば、ＣＭＯＳ回路であれば、Ｐチャネル形Ｆ
ＥＴのドレイン）が接続されている。
ＥＴ５のドレインは共通接続され、その共通接続線は、
機能ブロック１に接続されている。機能ブロック１は、
ソースＳが共通接続された複数のＮチャネル形ＦＥＴ
２，２を備えており、各Ｎチャネル形ＦＥＴ２，２のバ
ックゲートは、接地電位Ｖssが与えられた接地端子に接
続され、各Ｎチャネル形ＦＥＴ２，２のゲートはそれぞ
れの入力信号線が接続されている。各Ｎチャネル形ＦＥ
Ｔ２，２の共通接続されたソースＳは、上述のＮチャネ
ル形ＦＥＴ４及びＮチャネル形ＦＥＴ５の共通接続線に
接続されている。尚、機能ブロック１内には、Ｎチャネ
ル形ＦＥＴ２，２のみを図示しているが、実際には、各
Ｎチャネル形ＦＥＴ２，２のドレインには、負荷となる
素子（例えば、ＣＭＯＳ回路であれば、Ｐチャネル形Ｆ
ＥＴのドレイン）が接続されている。
【００１６】このような構成の半導体回路では、機能ブ
ロック１が作動しているときは、ソース電位切り換え回
路入力線７にＨレベルのソース電位切り換え信号が与え
られる。このとき、Ｎチャネル形ＦＥＴ４はオンであ
り、Ｎチャネル形ＦＥＴ５はオフであるので、機能ブロ
ック１内の各Ｎチャネル形ＦＥＴ２，２のソースには電
位Ｖssが印加される。このとき、各Ｎチャネル形ＦＥＴ
２，２は、閾値電圧Ｖthを、電源電圧が５Ｖ程度のとき
の閾値電圧０．７Ｖ程度より低め（例えば、０．４Ｖ程
度）にしておけば、低電源電圧（例えば、１．８Ｖ程
度）での動作が可能である。
ロック１が作動しているときは、ソース電位切り換え回
路入力線７にＨレベルのソース電位切り換え信号が与え
られる。このとき、Ｎチャネル形ＦＥＴ４はオンであ
り、Ｎチャネル形ＦＥＴ５はオフであるので、機能ブロ
ック１内の各Ｎチャネル形ＦＥＴ２，２のソースには電
位Ｖssが印加される。このとき、各Ｎチャネル形ＦＥＴ
２，２は、閾値電圧Ｖthを、電源電圧が５Ｖ程度のとき
の閾値電圧０．７Ｖ程度より低め（例えば、０．４Ｖ程
度）にしておけば、低電源電圧（例えば、１．８Ｖ程
度）での動作が可能である。
【００１７】機能ブロック１が待機状態であるときは、
ソース電位切り換え回路入力線７にＬレベルのソース電
位切り換え信号が与えられる。このとき、Ｎチャネル形
ＦＥＴ４はオフであり、Ｎチャネル形ＦＥＴ５はオンで
あるので、機能ブロック１内の各Ｎチャネル形ＦＥＴ
２，２のソースには、電位固定回路６の出力電位Ｖb が
印加される。機能ブロック１を構成する各Ｎチャネル形
ＦＥＴ２，２の基板（バックゲート）には、接地端子の
電位Ｖss（＝０Ｖ）が印加されているので、バックゲー
ト効果により、閾値電圧Ｖthが上昇し、Ｎチャネル形Ｆ
ＥＴ２，２の内、オフしているものについては、リーク
電流が減少する。
ソース電位切り換え回路入力線７にＬレベルのソース電
位切り換え信号が与えられる。このとき、Ｎチャネル形
ＦＥＴ４はオフであり、Ｎチャネル形ＦＥＴ５はオンで
あるので、機能ブロック１内の各Ｎチャネル形ＦＥＴ
２，２のソースには、電位固定回路６の出力電位Ｖb が
印加される。機能ブロック１を構成する各Ｎチャネル形
ＦＥＴ２，２の基板（バックゲート）には、接地端子の
電位Ｖss（＝０Ｖ）が印加されているので、バックゲー
ト効果により、閾値電圧Ｖthが上昇し、Ｎチャネル形Ｆ
ＥＴ２，２の内、オフしているものについては、リーク
電流が減少する。
【００１８】図２は、機能ブロック１を構成するＮチャ
ネル形ＦＥＴ２のソース電位Ｖs と閾値電圧Ｖthとの関
係を示した説明図である。機能ブロック１が待機状態で
あるとき、ソース電位Ｖs ＝Ｖb で閾値電圧Ｖth＝Ｖth
2 となり、作動状態であるとき、ソース電位Ｖs ＝Ｖss
で閾値電圧Ｖth＝Ｖth1 となる。つまり、待機状態であ
るときの方が閾値電圧Ｖthは高くなり、これによって、
待機時のリーク電流が減少する。
ネル形ＦＥＴ２のソース電位Ｖs と閾値電圧Ｖthとの関
係を示した説明図である。機能ブロック１が待機状態で
あるとき、ソース電位Ｖs ＝Ｖb で閾値電圧Ｖth＝Ｖth
2 となり、作動状態であるとき、ソース電位Ｖs ＝Ｖss
で閾値電圧Ｖth＝Ｖth1 となる。つまり、待機状態であ
るときの方が閾値電圧Ｖthは高くなり、これによって、
待機時のリーク電流が減少する。
【００１９】ソース電位切り換え回路入力線７に与えら
れるソース電位切り換え信号は、例えば、１ビットのレ
ジスタ（図示せず）の記憶内容で制御される。レジスタ
の記憶内容は、ソフトウェア又はハードウェアでセット
／リセットされる。レジスタの記憶内容がソフトウェア
でセット／リセットされる場合、例えば、マイクロコン
ピュータ（図示せず）において、アドレス空間にレジス
タを配しておき、自由にレジスタの記憶内容を書き換え
る。レジスタの記憶内容がハードウェアでセット／リセ
ットされる場合、例えば、機能ブロック１のクロックを
監視しておき、クロックが停止すれば、レジスタの記憶
内容をＬレベルに書き換えるように構成する。
れるソース電位切り換え信号は、例えば、１ビットのレ
ジスタ（図示せず）の記憶内容で制御される。レジスタ
の記憶内容は、ソフトウェア又はハードウェアでセット
／リセットされる。レジスタの記憶内容がソフトウェア
でセット／リセットされる場合、例えば、マイクロコン
ピュータ（図示せず）において、アドレス空間にレジス
タを配しておき、自由にレジスタの記憶内容を書き換え
る。レジスタの記憶内容がハードウェアでセット／リセ
ットされる場合、例えば、機能ブロック１のクロックを
監視しておき、クロックが停止すれば、レジスタの記憶
内容をＬレベルに書き換えるように構成する。
【００２０】尚、本形態では、機能ブロック１を構成す
るＮチャネル形ＦＥＴ２，２について説明したが、例え
ば、機能ブロック１がＣＭＯＳで構成されているなら、
ＣＭＯＳのＰチャネル形ＦＥＴのソース用にソース電位
切り換え回路３（但し、Ｐチャネル形ＦＥＴにより構成
する）をさらに設けて接続することにより、さらに待機
時のリーク電流を減少させることが可能となる。
るＮチャネル形ＦＥＴ２，２について説明したが、例え
ば、機能ブロック１がＣＭＯＳで構成されているなら、
ＣＭＯＳのＰチャネル形ＦＥＴのソース用にソース電位
切り換え回路３（但し、Ｐチャネル形ＦＥＴにより構成
する）をさらに設けて接続することにより、さらに待機
時のリーク電流を減少させることが可能となる。
【００２１】図３は、第４発明に係る半導体回路装置の
１形態の要部構成例を示すブロック図である。この半導
体回路装置は、ＭＯＳＦＥＴからなる半導体集積回路９
であり、所定の機能を有する複数個の機能ブロック１
ａ，１ｂ，１ｃと、機能ブロック１ａ，１ｂ，１ｃのそ
れぞれを構成する複数のＭＯＳＦＥＴのソース電位をそ
れぞれ一括して切り換える、機能ブロック１ａ，１ｂ，
１ｃ毎のソース電位切り換え回路３，３，３とをそなえ
ている。その他の構成は、上述で説明した第１，２発明
に係る半導体回路の構成と同様であるので、説明を省略
する。
１形態の要部構成例を示すブロック図である。この半導
体回路装置は、ＭＯＳＦＥＴからなる半導体集積回路９
であり、所定の機能を有する複数個の機能ブロック１
ａ，１ｂ，１ｃと、機能ブロック１ａ，１ｂ，１ｃのそ
れぞれを構成する複数のＭＯＳＦＥＴのソース電位をそ
れぞれ一括して切り換える、機能ブロック１ａ，１ｂ，
１ｃ毎のソース電位切り換え回路３，３，３とをそなえ
ている。その他の構成は、上述で説明した第１，２発明
に係る半導体回路の構成と同様であるので、説明を省略
する。
【００２２】このような構成の半導体集積回路９では、
機能ブロック１ａ，１ｂ，１ｃ毎のソース電位切り換え
回路入力線７，７，７に、Ｈレベル／Ｌレベルのソース
電位切り換え信号が選択的に与えられる。従って、作動
中の機能ブロック１ａ，１ｂ，１ｃを構成するＭＯＳＦ
ＥＴは低電源電圧でも作動する一方、待機中の機能ブロ
ック１ａ，１ｂ，１ｃを構成するＭＯＳＦＥＴのリーク
電流は減少させることができる。この場合、各ソース電
位切り換え回路入力線７に与えられるソース電位切り換
え信号は、機能ブロック１ａ，１ｂ，１ｃ毎に、ソフト
ウェア制御／ハードウェア制御の選択が可能である。そ
の他の動作は、上述で説明した第１，２発明に係る半導
体回路の動作と同様であるので、説明を省略する。
機能ブロック１ａ，１ｂ，１ｃ毎のソース電位切り換え
回路入力線７，７，７に、Ｈレベル／Ｌレベルのソース
電位切り換え信号が選択的に与えられる。従って、作動
中の機能ブロック１ａ，１ｂ，１ｃを構成するＭＯＳＦ
ＥＴは低電源電圧でも作動する一方、待機中の機能ブロ
ック１ａ，１ｂ，１ｃを構成するＭＯＳＦＥＴのリーク
電流は減少させることができる。この場合、各ソース電
位切り換え回路入力線７に与えられるソース電位切り換
え信号は、機能ブロック１ａ，１ｂ，１ｃ毎に、ソフト
ウェア制御／ハードウェア制御の選択が可能である。そ
の他の動作は、上述で説明した第１，２発明に係る半導
体回路の動作と同様であるので、説明を省略する。
【００２３】
【発明の効果】本発明の第１〜３発明に係る半導体回路
によれば、低電圧で作動させるために閾値電圧を下げた
ＭＯＳＦＥＴの、待機時のリーク電流を削減できる。
によれば、低電圧で作動させるために閾値電圧を下げた
ＭＯＳＦＥＴの、待機時のリーク電流を削減できる。
【００２４】第４発明に係る半導体回路装置によれば、
低電圧で作動させるために閾値電圧を下げたＭＯＳＦＥ
Ｔの、待機時のリーク電流をさらに細かく削減できる。
低電圧で作動させるために閾値電圧を下げたＭＯＳＦＥ
Ｔの、待機時のリーク電流をさらに細かく削減できる。
【図１】 本発明に係る半導体回路の１形態の要部構成
例を示すブロック図である。
例を示すブロック図である。
【図２】 機能ブロックを構成するＮチャネル形ＦＥＴ
のソース電位Ｖs と閾値電圧Ｖthとの関係を示した説明
図である。
のソース電位Ｖs と閾値電圧Ｖthとの関係を示した説明
図である。
【図３】 本発明に係る半導体回路装置の１形態の要部
構成例を示すブロック図である。
構成例を示すブロック図である。
１，１ａ，１ｂ，１ｃ 機能ブロック、２ Ｎチャネル
形ＦＥＴ、３ ソース電位切り換え回路、４，５ Ｎチ
ャネル形ＦＥＴ（スイッチング手段）、６ 電位固定回
路（電位固定手段）、７ ソース電位切り換え回路入力
線、８ インバータ、９ 半導体集積回路、Ｖss 接地
端子（電位固定手段）。
形ＦＥＴ、３ ソース電位切り換え回路、４，５ Ｎチ
ャネル形ＦＥＴ（スイッチング手段）、６ 電位固定回
路（電位固定手段）、７ ソース電位切り換え回路入力
線、８ インバータ、９ 半導体集積回路、Ｖss 接地
端子（電位固定手段）。
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成７年１２月６日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正内容】
【００１２】
【発明の実施の形態】以下に、本発明をその形態を示す
図面に基づき説明する。図１は、第１〜３発明に係る半
導体回路の１形態の要部構成例を示すブロック図であ
る。この半導体回路は、所定の機能を有する機能ブロッ
ク１と、機能ブロック１を構成する複数のＭＯＳＦＥＴ
のソース電位を一括して切り換えるソース電位切り換え
回路３とを備えている。
図面に基づき説明する。図１は、第１〜３発明に係る半
導体回路の１形態の要部構成例を示すブロック図であ
る。この半導体回路は、所定の機能を有する機能ブロッ
ク１と、機能ブロック１を構成する複数のＭＯＳＦＥＴ
のソース電位を一括して切り換えるソース電位切り換え
回路３とを備えている。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２２
【補正方法】変更
【補正内容】
【００２２】このような構成の半導体集積回路９では、
機能ブロック１ａ，１ｂ，１ｃ毎のソース電位切り換え
回路入力線７，７，７に、Ｈレベル／Ｌレベルのソース
電位切り換え信号が選択的に与えられる。従って、作動
中の機能ブロック１ａ，１ｂ，１ｃを構成するＭＯＳＦ
ＥＴは低電源電圧でも作動する一方、待機中の機能ブロ
ック１ａ，１ｂ，１ｃを構成するＭＯＳＦＥＴのリーク
電流は減少させることができる。この場合、各ソース電
位切り換え回路入力線７に与えられるソース電位切り換
え信号は、機能ブロック１ａ，１ｂ，１ｃ毎に、ソフト
ウェア制御／ハードウェア制御の選択が可能である。そ
の他の動作は、上述で説明した第１〜３発明に係る半導
体回路の動作と同様であるので、説明を省略する。
機能ブロック１ａ，１ｂ，１ｃ毎のソース電位切り換え
回路入力線７，７，７に、Ｈレベル／Ｌレベルのソース
電位切り換え信号が選択的に与えられる。従って、作動
中の機能ブロック１ａ，１ｂ，１ｃを構成するＭＯＳＦ
ＥＴは低電源電圧でも作動する一方、待機中の機能ブロ
ック１ａ，１ｂ，１ｃを構成するＭＯＳＦＥＴのリーク
電流は減少させることができる。この場合、各ソース電
位切り換え回路入力線７に与えられるソース電位切り換
え信号は、機能ブロック１ａ，１ｂ，１ｃ毎に、ソフト
ウェア制御／ハードウェア制御の選択が可能である。そ
の他の動作は、上述で説明した第１〜３発明に係る半導
体回路の動作と同様であるので、説明を省略する。
Claims (4)
- 【請求項１】 ＭＯＳＦＥＴを備える半導体回路におい
て、 前記ＭＯＳＦＥＴへソース電位として与えるべき２つの
異なる電位をそれぞれ固定する２つの電位固定手段と、
前記ＭＯＳＦＥＴのソースを該２つの電位固定手段の何
れかに切り換え接続するスイッチング手段とを備えるこ
とを特徴とする半導体回路。 - 【請求項２】 スイッチング手段は、半導体回路の動作
態様に従って、ＭＯＳＦＥＴのソースを２つの電位固定
手段の何れかに切り換え接続する請求項１記載の半導体
回路。 - 【請求項３】 ＭＯＳＦＥＴへソース電位として与える
べき２つの異なる電位の一方は、該ＭＯＳＦＥＴのバッ
クゲートに与えるべき電位と電源電位との中間電位であ
る請求項１又は２記載の半導体回路。 - 【請求項４】 請求項２又は３記載の半導体回路を複数
個備える半導体回路装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7204793A JPH0955470A (ja) | 1995-08-10 | 1995-08-10 | 半導体回路及び半導体回路装置 |
| US08/897,036 US5815029A (en) | 1995-08-10 | 1997-07-18 | Semiconductor circuit and semiconductor circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7204793A JPH0955470A (ja) | 1995-08-10 | 1995-08-10 | 半導体回路及び半導体回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0955470A true JPH0955470A (ja) | 1997-02-25 |
Family
ID=16496456
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7204793A Pending JPH0955470A (ja) | 1995-08-10 | 1995-08-10 | 半導体回路及び半導体回路装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5815029A (ja) |
| JP (1) | JPH0955470A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6191615B1 (en) | 1998-03-30 | 2001-02-20 | Nec Corporation | Logic circuit having reduced power consumption |
| US6476641B2 (en) | 2000-07-03 | 2002-11-05 | Nec Corporation | Low power consuming circuit |
| JP2010118133A (ja) * | 2008-11-12 | 2010-05-27 | Hynix Semiconductor Inc | 半導体メモリ装置 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6297686B1 (en) * | 1999-05-28 | 2001-10-02 | Winbond Electronics Corporation | Semiconductor integrated circuit for low-voltage high-speed operation |
| JP2004265944A (ja) * | 2003-02-21 | 2004-09-24 | Handotai Rikougaku Kenkyu Center:Kk | 半導体記憶装置 |
| US9806019B2 (en) * | 2015-09-22 | 2017-10-31 | Nxp Usa, Inc. | Integrated circuit with power saving feature |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0621443A (ja) * | 1992-04-17 | 1994-01-28 | Nec Corp | 半導体集積回路 |
-
1995
- 1995-08-10 JP JP7204793A patent/JPH0955470A/ja active Pending
-
1997
- 1997-07-18 US US08/897,036 patent/US5815029A/en not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6191615B1 (en) | 1998-03-30 | 2001-02-20 | Nec Corporation | Logic circuit having reduced power consumption |
| US6476641B2 (en) | 2000-07-03 | 2002-11-05 | Nec Corporation | Low power consuming circuit |
| JP2010118133A (ja) * | 2008-11-12 | 2010-05-27 | Hynix Semiconductor Inc | 半導体メモリ装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5815029A (en) | 1998-09-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040406 |