JPH0671258B2 - 情報伝送処理装置 - Google Patents
情報伝送処理装置Info
- Publication number
- JPH0671258B2 JPH0671258B2 JP61500447A JP50044786A JPH0671258B2 JP H0671258 B2 JPH0671258 B2 JP H0671258B2 JP 61500447 A JP61500447 A JP 61500447A JP 50044786 A JP50044786 A JP 50044786A JP H0671258 B2 JPH0671258 B2 JP H0671258B2
- Authority
- JP
- Japan
- Prior art keywords
- preamble pattern
- frame
- signal
- preamble
- transmission data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
- H04L12/42—Loop networks
- H04L12/422—Synchronisation for ring networks
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/04—Speed or phase control by synchronisation signals
- H04L7/10—Arrangements for initial synchronisation
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/04—Speed or phase control by synchronisation signals
- H04L7/041—Speed or phase control by synchronisation signals using special codes as synchronising signal
- H04L7/042—Detectors therefor, e.g. correlators, state machines
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/04—Speed or phase control by synchronisation signals
- H04L7/041—Speed or phase control by synchronisation signals using special codes as synchronising signal
- H04L7/046—Speed or phase control by synchronisation signals using special codes as synchronising signal using a dotting sequence
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Time-Division Multiplex Systems (AREA)
- Dc Digital Transmission (AREA)
Description
【発明の詳細な説明】 技術分野 本発明は、情報伝送装置、特に伝送路上にプリアンブル
パターンを付加して情報を伝送する情報伝送処理装置に
関する。
パターンを付加して情報を伝送する情報伝送処理装置に
関する。
背景技術 ローカル・エリア・ネットワークのような情報伝送装置
においては、一般に、第１図のように伝送路上に複数の
ノードが設けられている。第１図において、符号101は
伝送路であり、符号N1,N2,N3,……、Nnはノードであ
る。プリアンブルパターンはフレームの先頭につけら
れ、プリアンブルパターンからクロック信号を抽出し、
ノードを通してデータを伝送する。ここでノードとは、
データを次のノードに伝送する機能を持つ装置を言う。
プリアンブルパターンはIEEE規格（案）802.3に規定さ
れているものである。
においては、一般に、第１図のように伝送路上に複数の
ノードが設けられている。第１図において、符号101は
伝送路であり、符号N1,N2,N3,……、Nnはノードであ
る。プリアンブルパターンはフレームの先頭につけら
れ、プリアンブルパターンからクロック信号を抽出し、
ノードを通してデータを伝送する。ここでノードとは、
データを次のノードに伝送する機能を持つ装置を言う。
プリアンブルパターンはIEEE規格（案）802.3に規定さ
れているものである。
IEEE規格802.3によると、フレームは８つの領域から成
る。すなわち、プリアンブルパターンの領域、データ開
始信号の領域（SFD），発信先アドレスの領域、発信元
アドレスの領域、以下に続く領域の長さを示す領域：論
理リンク制御（LLC）データの領域、及びその他の領
域。これらの領域は上記記載の順序で、配置される。プ
リアンブルパターンは常にSFDパターンと結合してフレ
ームの先頭に位置している。プリアンブルパターンはそ
れぞれ“10101010"のような７バイト（56ビット）から
成り,SFDパターンは、そのバイトの最後の２ビット“1,
0"が、“1,1"になる形で出来ている。即ち、プリアンブ
ルパターンが終わり、後続のデータが、その２ビット
“1,1"後に続くことを意味する“10101011"のような１
バイト（８ビット）で、出来ている。従って、本開示に
おいて、フレームは、簡単に言うと、２つの領域に分け
られる。即ち、８バイト（64ビット）から成るプリアン
ブルパターンの領域（それは、それぞれ最初の７バイト
が“10101010"のようなビットであり、最後の１バイト
が“10101011"のような配列になっている）と、もう一
方はアドレスパターンを含む伝送データ及び送られるべ
きデータ、その他の領域に分けられる。
る。すなわち、プリアンブルパターンの領域、データ開
始信号の領域（SFD），発信先アドレスの領域、発信元
アドレスの領域、以下に続く領域の長さを示す領域：論
理リンク制御（LLC）データの領域、及びその他の領
域。これらの領域は上記記載の順序で、配置される。プ
リアンブルパターンは常にSFDパターンと結合してフレ
ームの先頭に位置している。プリアンブルパターンはそ
れぞれ“10101010"のような７バイト（56ビット）から
成り,SFDパターンは、そのバイトの最後の２ビット“1,
0"が、“1,1"になる形で出来ている。即ち、プリアンブ
ルパターンが終わり、後続のデータが、その２ビット
“1,1"後に続くことを意味する“10101011"のような１
バイト（８ビット）で、出来ている。従って、本開示に
おいて、フレームは、簡単に言うと、２つの領域に分け
られる。即ち、８バイト（64ビット）から成るプリアン
ブルパターンの領域（それは、それぞれ最初の７バイト
が“10101010"のようなビットであり、最後の１バイト
が“10101011"のような配列になっている）と、もう一
方はアドレスパターンを含む伝送データ及び送られるべ
きデータ、その他の領域に分けられる。
フレームがノードに着信した時、クロック信号はフレー
ムのプリアンブルパターンから抽出され、クロック信号
はノード内で、受信フレームを形成し、再構成されたフ
レームを別のノードへ送信する。
ムのプリアンブルパターンから抽出され、クロック信号
はノード内で、受信フレームを形成し、再構成されたフ
レームを別のノードへ送信する。
プリアンブルパターンの特徴から、プリアンブルパター
ンからクロック信号を抽出している間にプリアンブルパ
ターンは先頭から消失する。故にIEEE規格が決めるよう
にプリアンブルパターンには数ビットの長さが必要であ
る。更にノードの数が増すなら、プリアンブルパターン
のビット長は最初に64ビット以上なければならない。以
上のことが考慮されないと、プリアンブルパターンの大
部分が失われてしまい、その結果、クロック信号はそれ
以上抽出できなくなるか、又は送信データの一部分が、
伝送路の終端に近い部分のノードでは消失してしまう。
ンからクロック信号を抽出している間にプリアンブルパ
ターンは先頭から消失する。故にIEEE規格が決めるよう
にプリアンブルパターンには数ビットの長さが必要であ
る。更にノードの数が増すなら、プリアンブルパターン
のビット長は最初に64ビット以上なければならない。以
上のことが考慮されないと、プリアンブルパターンの大
部分が失われてしまい、その結果、クロック信号はそれ
以上抽出できなくなるか、又は送信データの一部分が、
伝送路の終端に近い部分のノードでは消失してしまう。
最新は、LANシステムが広く用いられるようになってき
たので、伝送路は長くなり、ノードの数が増えてきてい
る。従って、プリアンブルパターンは、IEEE規格を守る
ために、伝送路の始端に近いノードで、長いビット長を
持たねばならない。そして、各フレームが平均的に長い
プリアンブルパターンを持つため、情報伝送の効率が悪
くなるという問題が生じることにもなる。したがって、
もし、各ノードで消失した部分が補われれば、この問題
は解決し、情報伝送装置の利用分野を広げることができ
る。
たので、伝送路は長くなり、ノードの数が増えてきてい
る。従って、プリアンブルパターンは、IEEE規格を守る
ために、伝送路の始端に近いノードで、長いビット長を
持たねばならない。そして、各フレームが平均的に長い
プリアンブルパターンを持つため、情報伝送の効率が悪
くなるという問題が生じることにもなる。したがって、
もし、各ノードで消失した部分が補われれば、この問題
は解決し、情報伝送装置の利用分野を広げることができ
る。
第２図にプリアンブルパターンの先頭の部分の消失の状
態を示した。第２図（ａ）は、ノードN1から送信され、
ノードN2に着信するフレームF1を表し、以下、フレーム
F1を標準プリアンブルパターンとする。第２図（ｂ）は
ノードN2からN3に送られるフレームF2を示す。フレーム
F1は プリアンブルパターンC1と伝送データＡとで構成
されている。クロック信号は、ノードN2において、遅れ
時間tdと呼ばれる時間を費やしてプリアンブルパターン
から抽出される。したがって、ノードN2に於いて、遅れ
時間tdに相当するビット長だけフレームC1よりも短いプ
リアンブルパターンC2を作り出す。この様にして、プリ
アンブルパターンの先頭の部分は、消失する。故に、フ
レームが、複数のノードを通って送られる時、プリアン
ブルパターンの大部分は失われることになり、クロック
信号が、その後に続くノードにおいて、最早、抽出され
なくなり、時には、送信データＡの先頭の部分さえ消失
してしまう。それに対応するため、プリアンブルパター
ンは伝送開始時には、長いビット長を備えていなければ
ならない。
態を示した。第２図（ａ）は、ノードN1から送信され、
ノードN2に着信するフレームF1を表し、以下、フレーム
F1を標準プリアンブルパターンとする。第２図（ｂ）は
ノードN2からN3に送られるフレームF2を示す。フレーム
F1は プリアンブルパターンC1と伝送データＡとで構成
されている。クロック信号は、ノードN2において、遅れ
時間tdと呼ばれる時間を費やしてプリアンブルパターン
から抽出される。したがって、ノードN2に於いて、遅れ
時間tdに相当するビット長だけフレームC1よりも短いプ
リアンブルパターンC2を作り出す。この様にして、プリ
アンブルパターンの先頭の部分は、消失する。故に、フ
レームが、複数のノードを通って送られる時、プリアン
ブルパターンの大部分は失われることになり、クロック
信号が、その後に続くノードにおいて、最早、抽出され
なくなり、時には、送信データＡの先頭の部分さえ消失
してしまう。それに対応するため、プリアンブルパター
ンは伝送開始時には、長いビット長を備えていなければ
ならない。
第３図は情報伝送処理装置の先行技術を表すブロック図
である。第３図において、符号１は伝送路を通じて、ノ
ードN1からフレームF1を受信するノードN2の受信部であ
り、符号２は、フレームF2を伝送路上に送出するノード
N2の送信部である。符号３はフレームF1のプリアンブル
パターンC1からクロック信号を抽出するクロック抽出回
路である。フレームF1はフリップ・フロップ回路４に送
られ、クロック抽出回路３からのクロック信号を利用し
て、フレームF2に再構成される。プリアンブルパターン
C2のビット長は、プリアンブルパターンC1からクロック
信号を抽出する間、一部を消費するため、プリアンブル
パターンC1のそれよりも短くなる。フレームF1が別のノ
ードに中継されるとき、フレームF2はクロック信号と共
に、送信部２のフリップ・フロップ回路６に送られ、フ
レームF2は、必要なら、データＡに追加データを加える
ことも出来るセレクタ５を通して、送られる。フレーム
F1の送信相手局がノードN2自信ならば、セレクタ５は送
信データＡを拒絶し、データＡとクロック信号は、第３
図には示されていないノード端末に送られる。先行技術
においては、このように、各ノードが、プリアンブルパ
ターンの先頭部分を失い、又データ伝送の効率が悪くな
るという問題が生じていた。
である。第３図において、符号１は伝送路を通じて、ノ
ードN1からフレームF1を受信するノードN2の受信部であ
り、符号２は、フレームF2を伝送路上に送出するノード
N2の送信部である。符号３はフレームF1のプリアンブル
パターンC1からクロック信号を抽出するクロック抽出回
路である。フレームF1はフリップ・フロップ回路４に送
られ、クロック抽出回路３からのクロック信号を利用し
て、フレームF2に再構成される。プリアンブルパターン
C2のビット長は、プリアンブルパターンC1からクロック
信号を抽出する間、一部を消費するため、プリアンブル
パターンC1のそれよりも短くなる。フレームF1が別のノ
ードに中継されるとき、フレームF2はクロック信号と共
に、送信部２のフリップ・フロップ回路６に送られ、フ
レームF2は、必要なら、データＡに追加データを加える
ことも出来るセレクタ５を通して、送られる。フレーム
F1の送信相手局がノードN2自信ならば、セレクタ５は送
信データＡを拒絶し、データＡとクロック信号は、第３
図には示されていないノード端末に送られる。先行技術
においては、このように、各ノードが、プリアンブルパ
ターンの先頭部分を失い、又データ伝送の効率が悪くな
るという問題が生じていた。
発明の開示 本発明の目的は、ノードにおいて、消失したプリアンブ
ルパターンを補い、正常なプリアンブルパターンに戻す
ことにある。
ルパターンを補い、正常なプリアンブルパターンに戻す
ことにある。
別の目的は、ある値以上にしなければならないというプ
リアンブルパターンのビット長制限を受けながら、情報
伝送装置の利用分野を広げることにある。
リアンブルパターンのビット長制限を受けながら、情報
伝送装置の利用分野を広げることにある。
更に別の目的は、同じく、プリアンブルパターンのビッ
ト長制限において、情報伝送装置のノードの数を増やす
ことにある。
ト長制限において、情報伝送装置のノードの数を増やす
ことにある。
また、更に別の目的は、情報伝送装置の伝送効率を高め
ることにある。
ることにある。
上記の目的は、各ノードにおいて、プリアンブルパター
ンの消失した部分を自動的に補うか、又は消失したプリ
アンブルパターンを、自動的に新しく作られたプリアン
ブルパターンで置き換えることによって、達成される。
つまり、２つの方法によって補償がなされる。１つは、
クロック信号のためのイネーブル信号（使用可能信号）
の後に、新しく作られたプリアンブル信号を消失したプ
リアンブルパターンに付加する方法であり、加えられた
プリアンブル信号のビット長は、消失した部分とほぼ同
じものとする。もう１つの方法は、受信したフレームの
キャリアが検知された後で、受信プリアンブルパターン
と同じ長さを有する新らたなプリアンブルパターンを発
生し、受信プリアンブルパターンの代りにこの新規プリ
アンブルパターンを次のノードに送信する方法である。
先の方法は、タイミング回路、バッファ・メモリ、プリ
アンブルパターン発生器、ミキシング回路を公知の情報
伝送処理装置に付加することによって、達成される。後
の方法は、先の方法と同じ回路に更にキャリア検知回路
を加えた構成で行われる。
ンの消失した部分を自動的に補うか、又は消失したプリ
アンブルパターンを、自動的に新しく作られたプリアン
ブルパターンで置き換えることによって、達成される。
つまり、２つの方法によって補償がなされる。１つは、
クロック信号のためのイネーブル信号（使用可能信号）
の後に、新しく作られたプリアンブル信号を消失したプ
リアンブルパターンに付加する方法であり、加えられた
プリアンブル信号のビット長は、消失した部分とほぼ同
じものとする。もう１つの方法は、受信したフレームの
キャリアが検知された後で、受信プリアンブルパターン
と同じ長さを有する新らたなプリアンブルパターンを発
生し、受信プリアンブルパターンの代りにこの新規プリ
アンブルパターンを次のノードに送信する方法である。
先の方法は、タイミング回路、バッファ・メモリ、プリ
アンブルパターン発生器、ミキシング回路を公知の情報
伝送処理装置に付加することによって、達成される。後
の方法は、先の方法と同じ回路に更にキャリア検知回路
を加えた構成で行われる。
図面の簡単な説明 第１図は、情報伝送装置を表す模式図である。第２図
（ａ）は、ノードN1で受信されたフレームF1を表した図
であり、第２図（ｂ）はフレームF1からクロック信号を
抽出後、ノードN2で得られたフレームF2を表した図であ
る。第３図は、公知の情報処理伝送装置のブロック図で
ある。第４図は、本発明の第１の実施例のブロック図で
ある。第５図（ａ）は、フレームF1のタイムチャート、
第５図（ｂ）は、フレームF2のタイムチャート、第５図
（ｃ）は、クロック抽出のタイムチャート、第５図
（ｄ）は、バッファ・メモリからの信号読みだしのタイ
ムチャート、第５図（ｅ）は、発生したプリアンブル信
号のタイムチャート、第５図（ｆ）は、タイミング信号
のタイムチャート、第５図（ｇ）は、フレームF3のタイ
ムチャートである。第６図は、第４図における送信部２
のブロック図である。第７図は、第６図の作用を説明す
るタイムチャートである。第８図は、本発明の第２の実
施例のブロック図である。第９図は、第４図における送
信部２のブロック図である。第10図（ａ）は、フレーム
F1のタイムチャート、第10図（ｂ）は、フレームF2のタ
イムチャート、第10図（ｃ）は、62ビットゲート信号の
タイムチャート、第10図（ｄ）は、バッファ・メモリ７
の出力のタイムチャート、第10図（ｅ）は、禁止信号の
タイムチャート、第10図（ｆ）は、新しく発生したプリ
アンブルパターンのタイムチャート、第10図（ｇ）は、
フレームF3のタイムチャートである。
（ａ）は、ノードN1で受信されたフレームF1を表した図
であり、第２図（ｂ）はフレームF1からクロック信号を
抽出後、ノードN2で得られたフレームF2を表した図であ
る。第３図は、公知の情報処理伝送装置のブロック図で
ある。第４図は、本発明の第１の実施例のブロック図で
ある。第５図（ａ）は、フレームF1のタイムチャート、
第５図（ｂ）は、フレームF2のタイムチャート、第５図
（ｃ）は、クロック抽出のタイムチャート、第５図
（ｄ）は、バッファ・メモリからの信号読みだしのタイ
ムチャート、第５図（ｅ）は、発生したプリアンブル信
号のタイムチャート、第５図（ｆ）は、タイミング信号
のタイムチャート、第５図（ｇ）は、フレームF3のタイ
ムチャートである。第６図は、第４図における送信部２
のブロック図である。第７図は、第６図の作用を説明す
るタイムチャートである。第８図は、本発明の第２の実
施例のブロック図である。第９図は、第４図における送
信部２のブロック図である。第10図（ａ）は、フレーム
F1のタイムチャート、第10図（ｂ）は、フレームF2のタ
イムチャート、第10図（ｃ）は、62ビットゲート信号の
タイムチャート、第10図（ｄ）は、バッファ・メモリ７
の出力のタイムチャート、第10図（ｅ）は、禁止信号の
タイムチャート、第10図（ｆ）は、新しく発生したプリ
アンブルパターンのタイムチャート、第10図（ｇ）は、
フレームF3のタイムチャートである。
発明を実施するための最良の形態 第４図は、本発明の第１実施例の情報伝送処理装置を示
すブロック図、第５図は、第４図の作用を説明するタイ
ムチャート、第６図は、第４図における伝送部１のブロ
ック図、第７図は、第６図の作用を説明するタイムチャ
ートである。
すブロック図、第５図は、第４図の作用を説明するタイ
ムチャート、第６図は、第４図における伝送部１のブロ
ック図、第７図は、第６図の作用を説明するタイムチャ
ートである。
第４図において、第３図と同一符号を持つブロックは、
第３図と同じ機能を持つ。例えば、第４図は、ノードN2
におけるブロック図を示しており、ブロック図は第３図
における公知の情報伝送処理装置にバッファ・メモリ
７、プリアンブルパターン発生器８、タイミング回路
９、ミキシング回路10を加えることによって得られる。
第３図と同じ機能を持つ。例えば、第４図は、ノードN2
におけるブロック図を示しており、ブロック図は第３図
における公知の情報伝送処理装置にバッファ・メモリ
７、プリアンブルパターン発生器８、タイミング回路
９、ミキシング回路10を加えることによって得られる。
フレームF1を受信部１が受信した時、クロック信号は、
クロック抽出回路３によって、プリアンブルパターンC1
から抽出される。次に、フレームF1が、フリップ・フロ
ップ回路４において、フレームF2に再生される時、フレ
ームF2のプリアンブルパターンC2のビット長は、プリア
ンブルパターンC1のそれよりも短くなる。即ち、第５図
（ａ），（ｂ）に示すように、遅れ時間tdを消費してプ
リアンブルパターンC1からクロック信号を抽出すること
によって、プリアンブルパターンC1の先頭部分は消失す
る。フリップ・フロップ回路４によって、再生されたフ
レームF2は、一旦、バッファ・メモリ７に送られ、同時
に、クロック抽出回路３によって与えられたイネーブル
信号Se1が、第４図に示すように、送信部２内のタイミ
ング回路９とプリアンブルパターン発生器８に送られ
る。イネーブル信号Se1は、イネーブル信号Se1と同じ長
さのフレームF2の存在を示す明確な証拠を与える信号で
あり、例えば、第５図（ｃ）に示すような長さである。
クロック抽出回路３によって、プリアンブルパターンC1
から抽出される。次に、フレームF1が、フリップ・フロ
ップ回路４において、フレームF2に再生される時、フレ
ームF2のプリアンブルパターンC2のビット長は、プリア
ンブルパターンC1のそれよりも短くなる。即ち、第５図
（ａ），（ｂ）に示すように、遅れ時間tdを消費してプ
リアンブルパターンC1からクロック信号を抽出すること
によって、プリアンブルパターンC1の先頭部分は消失す
る。フリップ・フロップ回路４によって、再生されたフ
レームF2は、一旦、バッファ・メモリ７に送られ、同時
に、クロック抽出回路３によって与えられたイネーブル
信号Se1が、第４図に示すように、送信部２内のタイミ
ング回路９とプリアンブルパターン発生器８に送られ
る。イネーブル信号Se1は、イネーブル信号Se1と同じ長
さのフレームF2の存在を示す明確な証拠を与える信号で
あり、例えば、第５図（ｃ）に示すような長さである。
プリアンブル信号発生器８が、イネーブル信号Se1を受
信した時、第５図（ｅ）に示すような、プリアンブル信
号が、新しく発信する。ミキシング回路10において、バ
ッファ・メモリ７で貯えられたフレームF2のデータと、
新しく生成されたプリアンブル信号の一部は、タイミン
グ回路９の制御によって、結合される。通常、情報伝送
装置において、遅れ時間tdは前以って、決めることが出
来る。よって、ミキシング回路10によって、新しく発生
したプリアンブル信号が選択されるための存続時間tt
は、第５図（ｆ）に示すように、タイミング回路９内
で、遅れ時間tdと実質的に同じように与えられる。故
に、フレームF2内のデータは、存続時間ttが経過する
と，すぐにバッファ・メモリ７から読みだされ、プリア
ンブルパターンの消失部分は、第５図（ｇ）のように、
補償される。第５図（ｇ）は、ミキシング回路10からの
出力フレームであり、送信部２へ送られるフレームF3を
表している。フレームF3において、符号Ｅは、プリアン
ブルパターンC2に新しく加えられたプリアンブル信号
で、プリアンブルパターンC2と組み合わせてプリアンブ
ルパターンC3を構成する。プリアンブルパターンC2の伝
送データＡはバッファ・メモリ７から読みだされたもの
である。
信した時、第５図（ｅ）に示すような、プリアンブル信
号が、新しく発信する。ミキシング回路10において、バ
ッファ・メモリ７で貯えられたフレームF2のデータと、
新しく生成されたプリアンブル信号の一部は、タイミン
グ回路９の制御によって、結合される。通常、情報伝送
装置において、遅れ時間tdは前以って、決めることが出
来る。よって、ミキシング回路10によって、新しく発生
したプリアンブル信号が選択されるための存続時間tt
は、第５図（ｆ）に示すように、タイミング回路９内
で、遅れ時間tdと実質的に同じように与えられる。故
に、フレームF2内のデータは、存続時間ttが経過する
と，すぐにバッファ・メモリ７から読みだされ、プリア
ンブルパターンの消失部分は、第５図（ｇ）のように、
補償される。第５図（ｇ）は、ミキシング回路10からの
出力フレームであり、送信部２へ送られるフレームF3を
表している。フレームF3において、符号Ｅは、プリアン
ブルパターンC2に新しく加えられたプリアンブル信号
で、プリアンブルパターンC2と組み合わせてプリアンブ
ルパターンC3を構成する。プリアンブルパターンC2の伝
送データＡはバッファ・メモリ７から読みだされたもの
である。
第６図は、送信部２の詳細ブロック図で、特に、新しく
発生したプリアンブルパターンとフレームF2を結合する
タイミング動作に関するブロック図である。第６図にお
いて、第４図と同一符号を持つブロックは、第４図と同
じ働きをする。第７図は、第６図を説明するタイムチャ
ートである。
発生したプリアンブルパターンとフレームF2を結合する
タイミング動作に関するブロック図である。第６図にお
いて、第４図と同一符号を持つブロックは、第４図と同
じ働きをする。第７図は、第６図を説明するタイムチャ
ートである。
バッファ・メモリ７が、第７図（ｂ）に示すフレームF2
を受信した特、第７図（ｃ）のように高レベルにあるイ
ネーブル信号Se1は、同時にオア回路96に送られ、その
結果、オア回路96は、第７図（ｆ）に示すように、高レ
ベルのタイミング信号TM3を作り出す。第７図（ａ）
は、第７図（ｂ）のフレームF2と比較したフレームF1を
表している。タイミング信号TM3はカウンタ93へ供給さ
れ、このカウンタ93では、第７図（ｇ）に示すアクセス
・アドレス信号が作られ、バッファ・メモリ７へ送られ
る。バッファ・メモリ７がアクセス・アドレス信号を受
信すると、データはバッファ・メモリ７へ蓄積され、読
みだされる。バッファ・メモリ７はリング・タイプなの
で、そこに蓄積されたデータ（フレームF2）は、自動的
に“１リング・サイクル”後に読みだされる。この実施
例においては、リング・サイクルの時間は、プリアンブ
ルパターンの消失部分を補うために新しく発生したプリ
アンブル信号を付加する継続時間を決定するうえで、重
要である。リング・サイクルの時間は、普通、記憶容量
に関連しており、例えば、バッファ・メモリ７が、１メ
ガバイトの記憶容量を持つ場合、その時間は、およそ41
0マイクロ秒になる。
を受信した特、第７図（ｃ）のように高レベルにあるイ
ネーブル信号Se1は、同時にオア回路96に送られ、その
結果、オア回路96は、第７図（ｆ）に示すように、高レ
ベルのタイミング信号TM3を作り出す。第７図（ａ）
は、第７図（ｂ）のフレームF2と比較したフレームF1を
表している。タイミング信号TM3はカウンタ93へ供給さ
れ、このカウンタ93では、第７図（ｇ）に示すアクセス
・アドレス信号が作られ、バッファ・メモリ７へ送られ
る。バッファ・メモリ７がアクセス・アドレス信号を受
信すると、データはバッファ・メモリ７へ蓄積され、読
みだされる。バッファ・メモリ７はリング・タイプなの
で、そこに蓄積されたデータ（フレームF2）は、自動的
に“１リング・サイクル”後に読みだされる。この実施
例においては、リング・サイクルの時間は、プリアンブ
ルパターンの消失部分を補うために新しく発生したプリ
アンブル信号を付加する継続時間を決定するうえで、重
要である。リング・サイクルの時間は、普通、記憶容量
に関連しており、例えば、バッファ・メモリ７が、１メ
ガバイトの記憶容量を持つ場合、その時間は、およそ41
0マイクロ秒になる。
イネーブル信号Se1は、また、プリアンブル信号発生器
８へ、立ち上がり検出回路94を通ってカウンタ91へ、立
ち下がり検出回路95を通ってカウンタ92へそれぞれ送ら
れる。イネーブル信号Se1が、プリアンブル信号発生回
路８へ送られる時、第７図（ｉ）に示す新しいプリアン
ブル信号が発生し、その一部分（E1）が、第７図（ｄ）
に示すような、タイミング信号TM2の存続時間内にの
み、ミキシング回路10に与えられる。タイミング信号TM
2は以下のように生成される。即ち、立ち上がり検出回
路94がイネーブル信号Se1の立ち上がりレベルを検出す
ると、カウンタ91はタイミング信号TM2を発生し、ミキ
シング回路10へ送る。タイミング信号TM2の存続時間
は、リング・サイクルの時間と等しくなるように決めら
れる。次ぎに、立ち下がり検出回路95がイネーブル信号
Se1の立ち下がりレベルを検出すると、第７図（ｅ）に
示すように、カウンタ92はタイミング信号TM1を発生
し、それをオア回路96に送る。タイミング信号TM1の存
続時間は、同じく、リング・サイクルの期間と等しくな
るように決められる。従って、タイミング信号TM3の存
続時間は、第７図（ｆ）に示すようにタイミング信号TM
1とイネーブル信号Se1を足したものとなり、その結果、
カウンタ93は,TM3の存続時間と等しい時間内に、アクセ
ス・アドレス信号を発生する。言い換えれば、新しく発
生したプリアンブル信号は、プリアンブル信号発生器８
から最初にミキシング回路10に送られ、次いでバッファ
・メモリ７に蓄積されていたフレームF2のデータが読み
だされて、第７図（ｈ）に示すようにタイミング信号TM
2の終わりの時点からタイミング信号TM1の終わりの時点
迄の間にミキシング回路10に送られることを示してい
る。故に、ミキシング回路10は、第７図（ｊ）に示すよ
うに、フレームF3を生成する。第７図（ｊ）において、
符号E1は付加されて、フレームF2のデータを読みだす、
新しく生成されたプリアンブル信号の一部を示す。第７
図（ａ）から（ｊ）までと比較して分かるように、上記
の実施例によると、フレームF1の始まりの点から、フレ
ームF3までの間に遅れ時間tdの時間差があるが、これ
は、情報伝送効率の低下の原因となり、更に、プリアン
ブルパターンC3のビット長は,IEEE規格に従ったビット
長（64ビット）と等しくない長さである。この問題を解
決するために、第8,9、10図を参照しながら、別の実施
例について説明する。
８へ、立ち上がり検出回路94を通ってカウンタ91へ、立
ち下がり検出回路95を通ってカウンタ92へそれぞれ送ら
れる。イネーブル信号Se1が、プリアンブル信号発生回
路８へ送られる時、第７図（ｉ）に示す新しいプリアン
ブル信号が発生し、その一部分（E1）が、第７図（ｄ）
に示すような、タイミング信号TM2の存続時間内にの
み、ミキシング回路10に与えられる。タイミング信号TM
2は以下のように生成される。即ち、立ち上がり検出回
路94がイネーブル信号Se1の立ち上がりレベルを検出す
ると、カウンタ91はタイミング信号TM2を発生し、ミキ
シング回路10へ送る。タイミング信号TM2の存続時間
は、リング・サイクルの時間と等しくなるように決めら
れる。次ぎに、立ち下がり検出回路95がイネーブル信号
Se1の立ち下がりレベルを検出すると、第７図（ｅ）に
示すように、カウンタ92はタイミング信号TM1を発生
し、それをオア回路96に送る。タイミング信号TM1の存
続時間は、同じく、リング・サイクルの期間と等しくな
るように決められる。従って、タイミング信号TM3の存
続時間は、第７図（ｆ）に示すようにタイミング信号TM
1とイネーブル信号Se1を足したものとなり、その結果、
カウンタ93は,TM3の存続時間と等しい時間内に、アクセ
ス・アドレス信号を発生する。言い換えれば、新しく発
生したプリアンブル信号は、プリアンブル信号発生器８
から最初にミキシング回路10に送られ、次いでバッファ
・メモリ７に蓄積されていたフレームF2のデータが読み
だされて、第７図（ｈ）に示すようにタイミング信号TM
2の終わりの時点からタイミング信号TM1の終わりの時点
迄の間にミキシング回路10に送られることを示してい
る。故に、ミキシング回路10は、第７図（ｊ）に示すよ
うに、フレームF3を生成する。第７図（ｊ）において、
符号E1は付加されて、フレームF2のデータを読みだす、
新しく生成されたプリアンブル信号の一部を示す。第７
図（ａ）から（ｊ）までと比較して分かるように、上記
の実施例によると、フレームF1の始まりの点から、フレ
ームF3までの間に遅れ時間tdの時間差があるが、これ
は、情報伝送効率の低下の原因となり、更に、プリアン
ブルパターンC3のビット長は,IEEE規格に従ったビット
長（64ビット）と等しくない長さである。この問題を解
決するために、第8,9、10図を参照しながら、別の実施
例について説明する。
第８図は、本発明の第２の実施例の情報伝送処理装置の
ブロック図を示し、第９図は、第８図の伝送部のブロッ
ク図であり、第10図は、第９図の機能を説明するタイム
チャートである。第８図において、第４図の同一の符号
及び数字を持つブロックは、第４図の同じ作用をする。
実施例において、キャリア・センサ11は、着信フレーム
F1のキャリアを感知する。すなわち、受信部１が、フレ
ームF1を受信すると、キャリア・センサ11が、着信フレ
ームF1のキャリアを感知し、タイミング回路12に送られ
るイネーブル信号Se2を発生させる。第８図の受信部の
他の回路は、次の働きをする。クロック抽出回路３は、
フレームF1のプリアンブルパターンC1からクロック信号
を抽出し、そのクロック信号は、フリップ・フロップ回
路４に送られる。フリップ・フロップ回路４はフレーム
F1をフレームF2に作り替える働きをする。フレームF2は
バッファ・メモリ71に送られる。第８図の送信部２にタ
イミング回路12があるが、その機能は、第４図又は第６
図のタイミング回路９と全く違っている。第９図は、タ
イミング回路12とそれに関連する回路のブロック図を示
している。第９図において、第８図と同一の数字及び信
号を持つブロックは、第８図と同じ作用をする。タイミ
ング回路12内で、イネーブル信号Se2は,62ビットゲート
発生器121へ発信され,62ビットゲート発生器121は、62
ビットのビット長を持つ62ビットゲート信号を生成す
る。62ビットゲート信号は、プリアンブル信号発生器
８、タイミング回路12内の1,1ビット検出器122,ミキシ
ング回路10に送られる。プリアンブル信号発生器８が,6
2ビット・ゲート信号を受信すると、プリアンブル信号
発生器８は，“10101010…10"のような62ビット長を持
つプリアンブルパターンを作り、ミキシング回路10へ送
る。バッファ・メモリ71は、「ファースト・イン・ファ
ースト・アウト（FIFO）タイプ」であり、バッファ・メ
モリ71が、フレームF2を蓄積すると、貯えられたフレー
ムF2は同時に読みだされ、1,1ビット検出器122と２ビッ
ト・シフト・レジスタ123へ送られる。1,1ビット検出器
122は、読みだされたフレームF2からビット信号“1,1"
を検出する。フレームF2において、ビット信号“1,1"は
プリアンブルパターンC2の最後の２ビットであり、バッ
ファ・メモリ71へ送る禁止信号を生成する。バッファ・
メモリ71が禁止信号を受信すると、バッファ・メモリ71
は読みだしの動作を停止する。２ビット・シフト・レジ
スタ123は、そのインプット信号の最後の２ビットを残
すためのもので、その２ビットは、ビット信号“1,1"に
相当する。ミキシング回路10へ入力された62ビットゲー
ト信号により、プリアンブル信号発生器８によって、生
成された62ビットプリアンブルパターンのみが選択さ
れ、62ビットゲート信号の後に２ビット・シフト・レジ
スタ123からのアウトプット信号が選択されるように、
ミキシング回路10を制御する。1,1ビット検出器122に送
られた62ビットゲート信号が終了すると、検出器122
は、蓄積されたフレームF2の残りのデータの読みだしを
始めるように、バッファ・メモリ71を制御する。その残
りとは、即ち、フレームF2の伝送データＡに等しい。そ
れから、バッファ・メモリ71から読みだされるアウトプ
ット、即ち、伝送データＡは、２ビット・シフト・レジ
スタ123に送られる。故に、残されたビット信号“1,1"
は２ビット・シフト・レジスタ123から、最初にミキシ
ング回路10に入力され、その後、伝送データＡがミキシ
ング回路10に送られる。第10図は、上記のことを説明す
るタイムチャートである。第10図（ａ）は、受信部１が
受信したフレームF1を表しており、フレームF1は、プリ
アンブルパターンC1が、“1,1"の２ビットが存在するSF
Dパターンを含む64ビット長を持つようにした標準フレ
ームである。第10図（ｂ）は、バッファ・メモリ71に送
られたフレームF2を表し、影の部分はプリアンブルパタ
ーンC1の消失部分である。消失部分のビット長は、遅れ
時間tdのそれと一致する。第10図（ｃ）は、イネーブル
信号Se2によって得られた62ビットゲート信号を表して
いる。しかし、キャリアセンサ11がイネーブル信号Se2
を生成する時、フレームF1のキャリアの先端部とイネー
ブル信号Se2の間には時間差が起こる。故に、第10図
（ｃ）に示すように,62ビットゲート信号とフレームF1
の先端部分の間に遅れ時間td1があり、その遅れ時間は
２ビットより長く、遅れ時間tdより短い。第10図（ｄ）
は、バッファ・メモリ71のアウトプットを示し、アウト
プットの各データは、書き込まれる度に読みだされる。
しかし、第10図（ｅ）に表すように，“1,1"ビット検出
器122と禁止信号によってバッファ・メモリ71に送られ
るビット信号“1,1"が検出された時、読みだしの動作は
一旦停止する。第10図（ｆ）は、第10図（ｃ）に示すよ
うに、62ビットゲート信号が、プリアンブル信号発生器
８にインプットされた時、プリアンブル信号発生器８に
よって新しく生成されるプリアンブルパターンE2を表し
ている。第10図 （ｇ）は、ミキシング回路10から生成
されたフレームF3を示す。ミキシング回路10は、第10図
（ｆ）に示す新しく作られたプリアンブルパターンE
2と、ビット信号“1,1"及び伝送データＡとを選択し、
フレームF3を生成する。ビット信号“1,1"、伝送データ
Ａは２ビット・シフト・レジスタ99によって与えられ
る。第10図（ｇ）と第５図（ｇ）を比較すると、遅れ時
間td1は、遅れ時間tdより小さく、前の実施例より、後
の方が、伝送効率が良い。更に、後の実施例では、IEEE
規格と全く等しいプリアンブルパターン（プリアンブル
パターンC3）が得られる。
ブロック図を示し、第９図は、第８図の伝送部のブロッ
ク図であり、第10図は、第９図の機能を説明するタイム
チャートである。第８図において、第４図の同一の符号
及び数字を持つブロックは、第４図の同じ作用をする。
実施例において、キャリア・センサ11は、着信フレーム
F1のキャリアを感知する。すなわち、受信部１が、フレ
ームF1を受信すると、キャリア・センサ11が、着信フレ
ームF1のキャリアを感知し、タイミング回路12に送られ
るイネーブル信号Se2を発生させる。第８図の受信部の
他の回路は、次の働きをする。クロック抽出回路３は、
フレームF1のプリアンブルパターンC1からクロック信号
を抽出し、そのクロック信号は、フリップ・フロップ回
路４に送られる。フリップ・フロップ回路４はフレーム
F1をフレームF2に作り替える働きをする。フレームF2は
バッファ・メモリ71に送られる。第８図の送信部２にタ
イミング回路12があるが、その機能は、第４図又は第６
図のタイミング回路９と全く違っている。第９図は、タ
イミング回路12とそれに関連する回路のブロック図を示
している。第９図において、第８図と同一の数字及び信
号を持つブロックは、第８図と同じ作用をする。タイミ
ング回路12内で、イネーブル信号Se2は,62ビットゲート
発生器121へ発信され,62ビットゲート発生器121は、62
ビットのビット長を持つ62ビットゲート信号を生成す
る。62ビットゲート信号は、プリアンブル信号発生器
８、タイミング回路12内の1,1ビット検出器122,ミキシ
ング回路10に送られる。プリアンブル信号発生器８が,6
2ビット・ゲート信号を受信すると、プリアンブル信号
発生器８は，“10101010…10"のような62ビット長を持
つプリアンブルパターンを作り、ミキシング回路10へ送
る。バッファ・メモリ71は、「ファースト・イン・ファ
ースト・アウト（FIFO）タイプ」であり、バッファ・メ
モリ71が、フレームF2を蓄積すると、貯えられたフレー
ムF2は同時に読みだされ、1,1ビット検出器122と２ビッ
ト・シフト・レジスタ123へ送られる。1,1ビット検出器
122は、読みだされたフレームF2からビット信号“1,1"
を検出する。フレームF2において、ビット信号“1,1"は
プリアンブルパターンC2の最後の２ビットであり、バッ
ファ・メモリ71へ送る禁止信号を生成する。バッファ・
メモリ71が禁止信号を受信すると、バッファ・メモリ71
は読みだしの動作を停止する。２ビット・シフト・レジ
スタ123は、そのインプット信号の最後の２ビットを残
すためのもので、その２ビットは、ビット信号“1,1"に
相当する。ミキシング回路10へ入力された62ビットゲー
ト信号により、プリアンブル信号発生器８によって、生
成された62ビットプリアンブルパターンのみが選択さ
れ、62ビットゲート信号の後に２ビット・シフト・レジ
スタ123からのアウトプット信号が選択されるように、
ミキシング回路10を制御する。1,1ビット検出器122に送
られた62ビットゲート信号が終了すると、検出器122
は、蓄積されたフレームF2の残りのデータの読みだしを
始めるように、バッファ・メモリ71を制御する。その残
りとは、即ち、フレームF2の伝送データＡに等しい。そ
れから、バッファ・メモリ71から読みだされるアウトプ
ット、即ち、伝送データＡは、２ビット・シフト・レジ
スタ123に送られる。故に、残されたビット信号“1,1"
は２ビット・シフト・レジスタ123から、最初にミキシ
ング回路10に入力され、その後、伝送データＡがミキシ
ング回路10に送られる。第10図は、上記のことを説明す
るタイムチャートである。第10図（ａ）は、受信部１が
受信したフレームF1を表しており、フレームF1は、プリ
アンブルパターンC1が、“1,1"の２ビットが存在するSF
Dパターンを含む64ビット長を持つようにした標準フレ
ームである。第10図（ｂ）は、バッファ・メモリ71に送
られたフレームF2を表し、影の部分はプリアンブルパタ
ーンC1の消失部分である。消失部分のビット長は、遅れ
時間tdのそれと一致する。第10図（ｃ）は、イネーブル
信号Se2によって得られた62ビットゲート信号を表して
いる。しかし、キャリアセンサ11がイネーブル信号Se2
を生成する時、フレームF1のキャリアの先端部とイネー
ブル信号Se2の間には時間差が起こる。故に、第10図
（ｃ）に示すように,62ビットゲート信号とフレームF1
の先端部分の間に遅れ時間td1があり、その遅れ時間は
２ビットより長く、遅れ時間tdより短い。第10図（ｄ）
は、バッファ・メモリ71のアウトプットを示し、アウト
プットの各データは、書き込まれる度に読みだされる。
しかし、第10図（ｅ）に表すように，“1,1"ビット検出
器122と禁止信号によってバッファ・メモリ71に送られ
るビット信号“1,1"が検出された時、読みだしの動作は
一旦停止する。第10図（ｆ）は、第10図（ｃ）に示すよ
うに、62ビットゲート信号が、プリアンブル信号発生器
８にインプットされた時、プリアンブル信号発生器８に
よって新しく生成されるプリアンブルパターンE2を表し
ている。第10図 （ｇ）は、ミキシング回路10から生成
されたフレームF3を示す。ミキシング回路10は、第10図
（ｆ）に示す新しく作られたプリアンブルパターンE
2と、ビット信号“1,1"及び伝送データＡとを選択し、
フレームF3を生成する。ビット信号“1,1"、伝送データ
Ａは２ビット・シフト・レジスタ99によって与えられ
る。第10図（ｇ）と第５図（ｇ）を比較すると、遅れ時
間td1は、遅れ時間tdより小さく、前の実施例より、後
の方が、伝送効率が良い。更に、後の実施例では、IEEE
規格と全く等しいプリアンブルパターン（プリアンブル
パターンC3）が得られる。
Claims (6)
- 【請求項１】伝送路上に配置された複数のノードにわた
り、プリアンブルパターンを用いて、伝送データを継送
する情報伝送処理装置であって、該複数のノードの一つ
のノードにおける、少なくとも下記の構成より成る情報
伝送処理装置： 少なくとも第１のプリアンブルパターンと伝送データよ
り成る第１のフレームを該第１のプリアンブルパターン
と該伝送データの順序で受信する手段： 該第１のプリアンブルパターンの先頭部分を消失させて
該第１のプリアンブルパターンからクロック信号を抽出
する手段： 該クロック信号を用いて第１のフレームから第２のフレ
ームを生成する手段、ここにおいて、該第２のフレーム
は少なくとも第２のプリアンブルパターンと該伝送デー
タより、該第２のプリアンブルパターン、該伝送データ
の順序で配列して、構成され、また、該第２のプリアン
ブルパターンは上記消失した先頭部分に相応したビット
長だけ該第１のプリアンブルパターンより短いビット長
を持つ： 第１のプリアンブルパターンと等しい長さのプリアンブ
ルパターンを新規に発生し、第２のプリアンブルパター
ンの代わりに新規プリアンブルパターンを形成する手
段、 かかる新規プリアンブルパターンと該伝送データとによ
り、該プリアンブルパターン、該伝送データの順序に配
列して成る新規フレームを生成する手段：及び該新規フ
レームを該ノードより送出する手段。 - 【請求項２】上記クレーム１記載の情報伝送処理装置に
おいて、新規フレームを生成する該手段は、少なくと
も、第１のプリアンブルパターンと等しい該新規プリア
ンブルパターンと該伝送データとより成り、第１のフレ
ームと等しい該新規フレームを形成する手段より成る。 - 【請求項３】上記クレーム２記載の情報伝送処理装置
は、さらめに、少なくとも、該第２のフレームの存在の
明確な証拠を与えるイネーブル信号を形成する手段より
成る。 - 【請求項４】上記クレーム３記載の情報伝送処理装置に
おいて、該消失した部分を補償する該手段と該新規フレ
ームを生成する該手段は、少なくとも、下記の構成より
成る： 該第２のフレームを受信し、且つ蓄積する該手段と機能
的に接続された、該第２のフレームの蓄積が開始されて
第１の時間が経過すると、自動的に該蓄積された第２の
フレームを読みだすバッフア・メモリ： 該イネーブル信号が与えられると発信プリアンブル信号
を発信するプリアンブルパターン信号発生器： 該発信プリアンブル信号と該バッフア・メモリから読み
だされた該蓄積された第２のフレームとを選択して該新
規フレームを生成し送出する該手段と該プリアンブル信
号発生器と該バッフア・メモリとにそれぞれ機能的に接
続されたミキシング回路：及び 該バッフア・メモリを該第２のフレームを蓄積するよう
制御し、該ミキシング回路を該第１の時間中に該発信プ
リアンブル信号を選択するよう制御する該ミキシング回
路に機能的に接続されたタイミング回路。 - 【請求項５】上記クレーム４記載の情報伝送処理装置に
おいて、該タイミング回路は少なくとも、下記の構成よ
り成る： 該発信プリアンブルパ信号を選択するよう制御する第１
のタイミングゲート信号を発生する、該イネーブル信号
手段に機能的に接続された第１のカウンタ、ここにおい
て、該第１のタイミングゲート信号は該イネーブル信号
の前縁を検出して発生し、該第１の時間と等しい時間間
隔を有する： 第２のタイミングゲート信号を発生する、該イネーブル
信号手段に機能的に接続された第２のカウンタ、ここに
おいて、該第２のタイミングゲート信号は該イネーブル
信号の後縁を検出して発生し、該第１の時間と等しい時
間間隔を有する： 該第１のイネーブル信号と該第２のタイミングゲート信
号を受信して第３のタイミングゲート信号を生成する、
機能的に該イネーブル信号手段と該第２のカウンタに接
続されたオア回路、ここにおいて、該第３のタイミング
ゲート信号は該イネーブル信号と該第２のタイミングゲ
ート信号の時間長を合計した時間間隔を有する：及び 該第３のタイミングゲート信号を受信してアクセス・ア
ドレス信号を該バッフア・メモリに供給する、機能的に
該イネーブル信号手段と該ミキシング回路に接続された
第３のカウンタ： - 【請求項６】伝送路上に配置された複数のノードにわた
り、プリアンブルパターンを用いて、伝送データを継送
する情報伝送処理装置であって、該複数のノードの一つ
のノードにおける、少なくとも下記の構成より成る情報
伝送処理装置： 少なくとも第１のプリアンブルパターンと伝送データよ
り成る第１のフレームを該第１のプリアンブルパターン
と該伝送データの順序で受信する手段： 該第１のプリアンブルパターンの先頭部分を消失させて
該第１のプリアンブルパターンからのクロック信号を抽
出する手段： 該クロック信号を用いて第１のフレームから第２のフレ
ームを生成する手段、ここにおいて、該第２のフレーム
は少なくとも第２のプリアンブルパターンと該伝送デー
タより、該第２のプリアンブルパターン、該伝送データ
の順序で配列して、構成され、また、該第２のプリアン
ブルパターンは上記消失した先頭部分に相応したビット
長だけ該第１のプリアンブルパターンより短いビット長
を持つ： 第１のプリアンブルパターンの消失した先頭部分と等し
い長さのプリアンブルパターンを発生し、新らたに発生
されたプリアンブルパターンの後に上記第２のプリアン
ブルパターンを付加し、第１のプリアンブルパターンと
等しい長さの新規プリアンブルパターンを形成する手
段： かかる新規プリアンブルパターンと該伝送データとによ
り、該プリアンブルパターン、該伝送データの順序に配
列して成る新規フレームを生成する手段：及び該新規フ
レームを該ノードより送出する手段。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59-280628 | 1984-12-27 | ||
| JP28062884 | 1984-12-27 | ||
| PCT/JP1985/000713 WO1986004203A1 (en) | 1984-12-27 | 1985-12-25 | Transmitting data processing system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62502648A JPS62502648A (ja) | 1987-10-08 |
| JPH0671258B2 true JPH0671258B2 (ja) | 1994-09-07 |
Family
ID=17627694
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61500447A Expired - Fee Related JPH0671258B2 (ja) | 1984-12-27 | 1985-12-25 | 情報伝送処理装置 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US4736370A (ja) |
| EP (1) | EP0217955B1 (ja) |
| JP (1) | JPH0671258B2 (ja) |
| KR (1) | KR900006788B1 (ja) |
| CA (1) | CA1244110A (ja) |
| DE (1) | DE3587508T2 (ja) |
| WO (1) | WO1986004203A1 (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH088572B2 (ja) * | 1987-03-09 | 1996-01-29 | 株式会社日立製作所 | 通信システムにおけるノード装置 |
| AU604444B2 (en) * | 1987-11-11 | 1990-12-13 | Nec Corporation | Frame relay type data switching apparatus |
| US5148429A (en) * | 1988-10-27 | 1992-09-15 | Kabushiki Kaisha Toshiba | Voice data transmission system and method |
| JP3093211B2 (ja) * | 1989-02-03 | 2000-10-03 | 日本電気株式会社 | 位相合わせ回路 |
| DE4107015A1 (de) * | 1991-03-05 | 1992-09-10 | Hirschmann Richard Gmbh Co | Verfahren zum zwischenverstaerken von digitalen signalen sowie zwischenverstaerker fuer digitale signale |
| JP2715031B2 (ja) * | 1992-08-10 | 1998-02-16 | 三菱電機株式会社 | データ送受信システムおよび端末装置 |
| JP3441018B2 (ja) * | 1994-11-02 | 2003-08-25 | 富士通株式会社 | リング型伝送路の遅延制御方法および伝送装置 |
| US6278718B1 (en) * | 1996-08-29 | 2001-08-21 | Excel, Inc. | Distributed network synchronization system |
| EP1065831B1 (en) | 1999-06-30 | 2006-05-17 | Texas Instruments Incorporated | Early preamble transmission |
| FR2830998A1 (fr) * | 2001-10-16 | 2003-04-18 | Koninkl Philips Electronics Nv | Filtre digital pour reduire des pics de tension |
| KR100885869B1 (ko) * | 2006-04-04 | 2009-02-27 | 삼성전자주식회사 | 프리엠블 코드를 사용하여 노이즈를 감소시키는 단일형병렬데이터 인터페이스 방법, 기록매체 및 반도체 장치 |
| US20080192776A1 (en) * | 2007-02-09 | 2008-08-14 | Fleming Kristoffer D | Mechanism for increasing UWB MAC efficiency and bandwidth via the period inclusion of PHY preambles for synchronization |
| JP5648500B2 (ja) * | 2011-01-28 | 2015-01-07 | 富士通セミコンダクター株式会社 | 送信装置、送信方法、受信装置、及び受信方法 |
| JP6803535B2 (ja) * | 2017-04-03 | 2020-12-23 | パナソニックＩｐマネジメント株式会社 | 通信装置および通信方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4099024A (en) * | 1977-02-16 | 1978-07-04 | Xerox Corporation | Communications network repeater |
| JPS5766013A (en) * | 1980-10-13 | 1982-04-22 | Inoue Jidosha Yohin Seisakusho:Kk | Light shielding device for automobile window glass |
| JPS57173951A (en) * | 1981-04-20 | 1982-10-26 | Hitachi Ltd | Wire bonding method |
| JPH0671270B2 (ja) * | 1982-01-26 | 1994-09-07 | 株式会社日立製作所 | データ伝送ネットワーク |
| US4593154A (en) * | 1983-07-08 | 1986-06-03 | Nissan Motor Company, Limited | Loop-type data transmission/reception network |
-
1985
- 1985-12-24 CA CA000498569A patent/CA1244110A/en not_active Expired
- 1985-12-25 WO PCT/JP1985/000713 patent/WO1986004203A1/en not_active Ceased
- 1985-12-25 JP JP61500447A patent/JPH0671258B2/ja not_active Expired - Fee Related
- 1985-12-25 KR KR1019860700514A patent/KR900006788B1/ko not_active Expired
- 1985-12-25 EP EP86900271A patent/EP0217955B1/en not_active Expired - Lifetime
- 1985-12-25 DE DE86900271T patent/DE3587508T2/de not_active Expired - Fee Related
- 1985-12-25 US US06/827,975 patent/US4736370A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| WO1986004203A1 (en) | 1986-07-17 |
| DE3587508T2 (de) | 1993-12-16 |
| US4736370A (en) | 1988-04-05 |
| KR870700190A (ko) | 1987-03-14 |
| DE3587508D1 (de) | 1993-09-09 |
| CA1244110A (en) | 1988-11-01 |
| KR900006788B1 (ko) | 1990-09-21 |
| EP0217955A1 (en) | 1987-04-15 |
| JPS62502648A (ja) | 1987-10-08 |
| EP0217955B1 (en) | 1993-08-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4353129A (en) | Digital data transmission system | |
| US5222108A (en) | Cell transmission phase and rate converting circuit capable of minimizing extension of faults | |
| EP0217955B1 (en) | Transmitting data processing system | |
| JP2000134246A (ja) | 伝送装置 | |
| US5220582A (en) | Optical bus transmission method and transmitting-side encoder and receiving-side decoder therefor | |
| US4740994A (en) | Method and circuit for suppressing sequential "zeroes" data | |
| CA2021348C (en) | Elastic store memory circuit | |
| US5383188A (en) | Receiver having clock phase memory for receiving short preamble time slots | |
| JPH0669932A (ja) | Ｌａｎ用リピータ装置のプリアンブル復元再生方式 | |
| US6522659B2 (en) | TDMA voice information reading apparatus | |
| JP3123805B2 (ja) | 時分割多重通信方式のフレーム同期方法 | |
| JP2672737B2 (ja) | マルチフレーム同期回路の制御方法 | |
| KR100235332B1 (ko) | 동기신호 검출장치 | |
| JP3106962B2 (ja) | データ伝送経路の識別情報生成システム | |
| JPH05327670A (ja) | 切替型スペースダイバーシティディジタル無線通信の伝搬時間差補正回路 | |
| JP3070546B2 (ja) | 警報転送回路 | |
| JP3010634B2 (ja) | フレーム同期多重処理方式 | |
| JPS59161145A (ja) | スタツフ制御方式 | |
| JPH06334619A (ja) | ポインタ値付け替え回路 | |
| JPS61142833A (ja) | プレジオクロナス整合装置 | |
| JPH0659059B2 (ja) | ト−クン制御方式 | |
| JPS6156664B2 (ja) | ||
| JPH03139040A (ja) | ループ状伝送路における中央同期装置 | |
| JPH06164646A (ja) | バッファメモリ容量不足検出回路 | |
| JPH0993212A (ja) | 符号誤り監視結果送出装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |