JPH0673103B2 - 浮動小数点乗算回路 - Google Patents
浮動小数点乗算回路Info
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- JPH0673103B2 JPH0673103B2 JP63180340A JP18034088A JPH0673103B2 JP H0673103 B2 JPH0673103 B2 JP H0673103B2 JP 63180340 A JP63180340 A JP 63180340A JP 18034088 A JP18034088 A JP 18034088A JP H0673103 B2 JPH0673103 B2 JP H0673103B2
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、浮動小数点数を処理する計算機に好適な浮
動小数点乗算回路に関する。
動小数点乗算回路に関する。
（従来の技術） 浮動小数点数の乗算を倍数の加算により処理する方式で
は、仮数部の処理は従来は第３図の回路を用いて行われ
ていた。即ち第３図の構成においては、入力データX,Y
（の仮数部）を乗算して積（仮数部積）Ｚを得る場合
に、まず倍数発生回路11によりＹによって選択されるＸ
の倍数が複数個発生される。このＸの倍数の選択は、一
般にＸを１ビットずつ左シフトした値を入力データＹの
ビットの重みに従って行われるため、この選択されるＸ
の倍数はＹのビット幅分の個数だけ発生する。これらの
倍数を全て加算することによって積Ｚが得られるが、１
個ずつの倍数をキャリールックアヘッドアダー（以下、
CLAと称する）で加算していくのでは１個の倍数加算毎
にキャリーの伝播が上位ビットまであるので遅延時間が
大きくなりすぎる。そのため、第３図に示すようにキャ
リー保存方式のキャリーセーブアダー（以下、CSAと称
する）12が用いられる。
は、仮数部の処理は従来は第３図の回路を用いて行われ
ていた。即ち第３図の構成においては、入力データX,Y
（の仮数部）を乗算して積（仮数部積）Ｚを得る場合
に、まず倍数発生回路11によりＹによって選択されるＸ
の倍数が複数個発生される。このＸの倍数の選択は、一
般にＸを１ビットずつ左シフトした値を入力データＹの
ビットの重みに従って行われるため、この選択されるＸ
の倍数はＹのビット幅分の個数だけ発生する。これらの
倍数を全て加算することによって積Ｚが得られるが、１
個ずつの倍数をキャリールックアヘッドアダー（以下、
CLAと称する）で加算していくのでは１個の倍数加算毎
にキャリーの伝播が上位ビットまであるので遅延時間が
大きくなりすぎる。そのため、第３図に示すようにキャ
リー保存方式のキャリーセーブアダー（以下、CSAと称
する）12が用いられる。
CSA12においては、第４図の（PA1,PA2の２ビットから成
る）PA,（PB1,PB2の２ビットから成る）PB,（PC1,PC2の
２ビットから成る）PCの３入力の２ビットの例に示すよ
うに、アダー12-1のキャリーＣは同じ段の上位のアダー
12-2のキャリー入力CIに伝播していくのではなく、次段
のアダー12-3,12-4のうちの上位のアダー12-4のキャリ
ー入力となる。このため、加算する入力の個数−１個の
アダーを通ることにより、２個の部分積、即ちPA,PB並
びにPCのキャリー伝播のない加算結果であるPDと保存さ
れたキャリー群であるPEを得ることができる。この２個
の部分積を第３図に示すCLA（＃１）13により加算する
ことにより積が得られる。
る）PA,（PB1,PB2の２ビットから成る）PB,（PC1,PC2の
２ビットから成る）PCの３入力の２ビットの例に示すよ
うに、アダー12-1のキャリーＣは同じ段の上位のアダー
12-2のキャリー入力CIに伝播していくのではなく、次段
のアダー12-3,12-4のうちの上位のアダー12-4のキャリ
ー入力となる。このため、加算する入力の個数−１個の
アダーを通ることにより、２個の部分積、即ちPA,PB並
びにPCのキャリー伝播のない加算結果であるPDと保存さ
れたキャリー群であるPEを得ることができる。この２個
の部分積を第３図に示すCLA（＃１）13により加算する
ことにより積が得られる。
さて、CLA（＃１）13で生成される積は、（データＸの
ビット幅）＋（データＹのビット幅）のビット幅（通常
X,Yは同一ビット幅であることから、入力データの２倍
長のビット幅）を持つ。しかし、浮動小数点数の乗算の
場合、結果のビット幅も入力のビット幅と同じにする必
要がある。そこで、第５図に示すようにCLA（＃１）13
の出力結果である積14のうち、浮動小数点数の積として
必要なビット数分のデータ15を上位から取出し、このデ
ータ15の次の下位ビット16をCLA（＃２）17のキャリー
入力とすることにより０捨１入（即ち丸め動作）を行
い、入力データX,Yに対する最終的な乗算結果（積）Ｚ
を求める。
ビット幅）＋（データＹのビット幅）のビット幅（通常
X,Yは同一ビット幅であることから、入力データの２倍
長のビット幅）を持つ。しかし、浮動小数点数の乗算の
場合、結果のビット幅も入力のビット幅と同じにする必
要がある。そこで、第５図に示すようにCLA（＃１）13
の出力結果である積14のうち、浮動小数点数の積として
必要なビット数分のデータ15を上位から取出し、このデ
ータ15の次の下位ビット16をCLA（＃２）17のキャリー
入力とすることにより０捨１入（即ち丸め動作）を行
い、入力データX,Yに対する最終的な乗算結果（積）Ｚ
を求める。
（発明が解決しようとする課題） 上記したように従来の浮動小数点乗算回路では、CSAを
使用してキャリーの伝播を少なくし、遅延時間を少なく
しようとしている。しかし、積を求めるためにCLA（＃
１）によりキャリーの伝播を行った後、丸めを次の段の
CLA（＃２）によって行っているため、二重にキャリー
の伝播が発生し、浮動小数点乗算の仮数部処理の高速化
が十分に図れないという問題があった。
使用してキャリーの伝播を少なくし、遅延時間を少なく
しようとしている。しかし、積を求めるためにCLA（＃
１）によりキャリーの伝播を行った後、丸めを次の段の
CLA（＃２）によって行っているため、二重にキャリー
の伝播が発生し、浮動小数点乗算の仮数部処理の高速化
が十分に図れないという問題があった。
したがってこの発明は、キャリーの伝播が二重に発生す
ることが防止でき、もって浮動小数点乗算の仮数部処理
の高速化が図れるようにすることを解決すべき課題とす
る。
ることが防止でき、もって浮動小数点乗算の仮数部処理
の高速化が図れるようにすることを解決すべき課題とす
る。
［発明の構成］ （課題を解決するための手段） この発明は、２つの乗算対象浮動小数点数の仮数部を入
力して複数個の倍数を発生し、この複数個の倍数を対象
にキャリー伝播のない加算を行ってその加算結果である
第１の部分積並びに保存されたキャリー群である第２の
部分積を求め、この第１並びに第２の部分積をもとに仮
数部の積を生成する浮動小数点乗算回路に、上記第１並
びに第２の部分積の下位部分のキャリー伝播のある加算
を行う第１加算器と、第１並びに第２の部分積の上位部
分のキャリー伝播のない加算を行う第２加算器と、この
第２加算器の加算結果並びに保存されたキャリー群およ
び上記第１加算器の加算によって生成される上位部分へ
のキャリー並びに丸めビットを加算して必要なビット数
の仮数部の積を生成する第３加算器とを設けたことを特
徴とする。
力して複数個の倍数を発生し、この複数個の倍数を対象
にキャリー伝播のない加算を行ってその加算結果である
第１の部分積並びに保存されたキャリー群である第２の
部分積を求め、この第１並びに第２の部分積をもとに仮
数部の積を生成する浮動小数点乗算回路に、上記第１並
びに第２の部分積の下位部分のキャリー伝播のある加算
を行う第１加算器と、第１並びに第２の部分積の上位部
分のキャリー伝播のない加算を行う第２加算器と、この
第２加算器の加算結果並びに保存されたキャリー群およ
び上記第１加算器の加算によって生成される上位部分へ
のキャリー並びに丸めビットを加算して必要なビット数
の仮数部の積を生成する第３加算器とを設けたことを特
徴とする。
（作用） 上記の構成によれば、第２並びに第２の部分積がそれぞ
れ上位部分と下位部分に二分され、下位部分については
キャリー伝播のある第１加算器で加算が行われ、上位部
分についてはキャリー伝播のない第２加算器で加算が行
われる。そして、第２加算器の加算結果並びに保存され
たキャリー群および第１加算器の加算によって生成され
る上位部分へのキャリー並びに丸めビットが第３加算器
で加算され、仮数部積の生成と丸めとが同時に行われ
る。明らかなように、以上の第１並びに第２の部分積の
加算に関し、上位部分についてはキャリー伝播は発生せ
ず、したがって浮動小数点乗算の仮数部処理速度が向上
する。
れ上位部分と下位部分に二分され、下位部分については
キャリー伝播のある第１加算器で加算が行われ、上位部
分についてはキャリー伝播のない第２加算器で加算が行
われる。そして、第２加算器の加算結果並びに保存され
たキャリー群および第１加算器の加算によって生成され
る上位部分へのキャリー並びに丸めビットが第３加算器
で加算され、仮数部積の生成と丸めとが同時に行われ
る。明らかなように、以上の第１並びに第２の部分積の
加算に関し、上位部分についてはキャリー伝播は発生せ
ず、したがって浮動小数点乗算の仮数部処理速度が向上
する。
（実施例） 第１図はこの発明の一実施例に係る浮動小数点乗算回路
のブロック構成を示す。同図において、21は浮動小数点
数で表現される２つの乗算対象入力データ（の仮数部）
X,Yをもとに複数個の倍数（部分積の群）を生成する
（第３図の倍数発生回路11に対応する）倍数発生回路、
22は倍数発生回路21で生成された複数個の倍数を高速で
加算して２つの部分積23,24（ここでは４ビット）を生
成するキャリー伝播のないキャリー保存方式の加算器、
即ち（第３図のCSA12に対応する）CSA（キャリーセーブ
アダー）である。25はCSA22で生成された２つの部分積2
3,24の下位半分を加算して上位半分へのキャリー26と丸
めビット27を生成するキャリー伝播のある加算器、即ち
CLA（キャリールックアヘッドアダー）、28はCSA22で生
成された２つの部分積23,24の上位半分を加算してビッ
ト位置の１ビットずれた２つの部分積29,30を生成するC
SAである。この例において、部分積29は部分積23,24の
上位半分のキャリー伝播のない加算結果を示し、部分積
30はこの加算時の各ビット位置からの（伝播されない）
保存されたキャリー出力ビットの群を示す。31はCSA28
で生成された２つの部分積29,30とCLA25からのキャリー
26並びに丸めビット27とを加算して浮動小数点数の仮数
部積Ｚを生成するCLAである。
のブロック構成を示す。同図において、21は浮動小数点
数で表現される２つの乗算対象入力データ（の仮数部）
X,Yをもとに複数個の倍数（部分積の群）を生成する
（第３図の倍数発生回路11に対応する）倍数発生回路、
22は倍数発生回路21で生成された複数個の倍数を高速で
加算して２つの部分積23,24（ここでは４ビット）を生
成するキャリー伝播のないキャリー保存方式の加算器、
即ち（第３図のCSA12に対応する）CSA（キャリーセーブ
アダー）である。25はCSA22で生成された２つの部分積2
3,24の下位半分を加算して上位半分へのキャリー26と丸
めビット27を生成するキャリー伝播のある加算器、即ち
CLA（キャリールックアヘッドアダー）、28はCSA22で生
成された２つの部分積23,24の上位半分を加算してビッ
ト位置の１ビットずれた２つの部分積29,30を生成するC
SAである。この例において、部分積29は部分積23,24の
上位半分のキャリー伝播のない加算結果を示し、部分積
30はこの加算時の各ビット位置からの（伝播されない）
保存されたキャリー出力ビットの群を示す。31はCSA28
で生成された２つの部分積29,30とCLA25からのキャリー
26並びに丸めビット27とを加算して浮動小数点数の仮数
部積Ｚを生成するCLAである。
次に、第１図の構成の動作を説明する。
まず倍数発生回路21は、X,Y2個の入力データの仮数部が
入力されると、入力データＹによって選択されるＸの倍
数（部分積）を複数個発生する。倍数発生回路21で発生
された複数個の倍数はCSA22に入力される。CSA22は、倍
数発生回路21からの複数個の倍数をもとに、入力データ
X,Yの２倍のビット幅を持つ２つの部分積23,24を発生す
る。部分積24は複数個の倍数のキャリー伝播のない加算
結果であり、部分積23はこのキャリー伝播のない加算に
おいて保存されたキャリー群である。ここまでの動作
は、第３図に示した従来の浮動小数点乗算回路における
倍数発生回路11およびCSA12の動作と変わらない。
入力されると、入力データＹによって選択されるＸの倍
数（部分積）を複数個発生する。倍数発生回路21で発生
された複数個の倍数はCSA22に入力される。CSA22は、倍
数発生回路21からの複数個の倍数をもとに、入力データ
X,Yの２倍のビット幅を持つ２つの部分積23,24を発生す
る。部分積24は複数個の倍数のキャリー伝播のない加算
結果であり、部分積23はこのキャリー伝播のない加算に
おいて保存されたキャリー群である。ここまでの動作
は、第３図に示した従来の浮動小数点乗算回路における
倍数発生回路11およびCSA12の動作と変わらない。
CSA22によって２つの部分積23,24が生成されると、この
部分積23,24を加算して積を生成し、丸め動作を行うの
が一般的である。しかし、ビット幅２倍長の積を生成し
た後で丸め動作を実行するのでは、キャリーの伝播が一
旦最上位まで行われた後で、丸め動作時に再度キャリー
の伝播が最上位まで行われるので、効率が良くない。そ
こで、この実施例では、CLA25によって部分積23,24の下
位半分の加算を行い、CSA28とCLA31の組合わせにより、
部分積23,24の上位半分の加算と丸め動作を同時に実行
することにより、浮動小数点数の仮数部積Ｚを生成する
ようにしている。この加算の動作について、仮数部のビ
ット幅が２ビットの場合の例を示した第２図を第１図と
併用して説明する。
部分積23,24を加算して積を生成し、丸め動作を行うの
が一般的である。しかし、ビット幅２倍長の積を生成し
た後で丸め動作を実行するのでは、キャリーの伝播が一
旦最上位まで行われた後で、丸め動作時に再度キャリー
の伝播が最上位まで行われるので、効率が良くない。そ
こで、この実施例では、CLA25によって部分積23,24の下
位半分の加算を行い、CSA28とCLA31の組合わせにより、
部分積23,24の上位半分の加算と丸め動作を同時に実行
することにより、浮動小数点数の仮数部積Ｚを生成する
ようにしている。この加算の動作について、仮数部のビ
ット幅が２ビットの場合の例を示した第２図を第１図と
併用して説明する。
まず第１図に示すCSA22からはビット幅が入力データX,Y
（仮数部）の２倍となった２つの部分積（ここでは４ビ
ット）23,24が出力される。この部分積23,24のそれぞれ
下位半分（下位２ビット）はCLA25に入力される。このC
LA25は、２ビット分の全加算器で構成される。この例で
は、入力データが２ビット長しかないため、リップルキ
ャリーでキャリーが接続されているが、ビット長が長い
場合にはルックアヘッドキャリー方式が一般には適用さ
れる。CLA25は、上記部分積23,24の各下位２ビットの加
算を行い、ビット幅２倍長の積の下位半分と上位へのキ
ャリー26を生成する。このうち、積の仮数部の生成に必
要とされるのは、上位へのキャリー26と、積の下位半分
のうちの最上位ビット（MSB）である丸めビット27であ
り、他は不要となる。
（仮数部）の２倍となった２つの部分積（ここでは４ビ
ット）23,24が出力される。この部分積23,24のそれぞれ
下位半分（下位２ビット）はCLA25に入力される。このC
LA25は、２ビット分の全加算器で構成される。この例で
は、入力データが２ビット長しかないため、リップルキ
ャリーでキャリーが接続されているが、ビット長が長い
場合にはルックアヘッドキャリー方式が一般には適用さ
れる。CLA25は、上記部分積23,24の各下位２ビットの加
算を行い、ビット幅２倍長の積の下位半分と上位へのキ
ャリー26を生成する。このうち、積の仮数部の生成に必
要とされるのは、上位へのキャリー26と、積の下位半分
のうちの最上位ビット（MSB）である丸めビット27であ
り、他は不要となる。
一方、上記部分積23,24のそれぞれ上位半分（上位２ビ
ット）はCSA28に入力される。CSA28は、上記したCLA25
における部分積23,24の下位２ビットの加算と並行し
て、部分積23,24の上位２ビットの加算を行う。このCSA
28においては、キャリー伝播がなく、またCLA25からの
（下位２ビットの加算に伴う）キャリーの伝播もないた
め、CLA25の加算（下位２ビットの加算）より先に加算
が終了し、（キャリー伝播のない）上位２ビットの加算
結果である部分積29と、保存されたキャリー１ビット
（一般にビット長がｎの場合には、キャリービットはｎ
−１ビット）である部分積30が生成される。ここで、積
は倍長を越えることはないため、最上位ビットからのキ
ャリー出力はあり得ない。即ち部分積30は部分積29より
１ビット少ない。
ット）はCSA28に入力される。CSA28は、上記したCLA25
における部分積23,24の下位２ビットの加算と並行し
て、部分積23,24の上位２ビットの加算を行う。このCSA
28においては、キャリー伝播がなく、またCLA25からの
（下位２ビットの加算に伴う）キャリーの伝播もないた
め、CLA25の加算（下位２ビットの加算）より先に加算
が終了し、（キャリー伝播のない）上位２ビットの加算
結果である部分積29と、保存されたキャリー１ビット
（一般にビット長がｎの場合には、キャリービットはｎ
−１ビット）である部分積30が生成される。ここで、積
は倍長を越えることはないため、最上位ビットからのキ
ャリー出力はあり得ない。即ち部分積30は部分積29より
１ビット少ない。
CSA28で生成された部分積29,30はCLA31に入力される。
このCLA31には、CLA25で生成されるキャリー26および丸
めビット27も入力される。CLA31は、CSA28からの部分積
29（即ち部分積23,24の上位２ビットのキャリー伝播な
し加算結果）並びに部分積30（即ち部分積23,24の上位
２ビットの加算時の伝播されないキャリービット、ここ
では１ビット）、およびCLA25からのキャリー26並びに
丸めビット27を加算し、即ちX,Yの仮数部（２ビット）
の積の上位２ビットの生成と丸めとを同時に行い、２ビ
ットの積（仮数部積）Ｚを得る。
このCLA31には、CLA25で生成されるキャリー26および丸
めビット27も入力される。CLA31は、CSA28からの部分積
29（即ち部分積23,24の上位２ビットのキャリー伝播な
し加算結果）並びに部分積30（即ち部分積23,24の上位
２ビットの加算時の伝播されないキャリービット、ここ
では１ビット）、およびCLA25からのキャリー26並びに
丸めビット27を加算し、即ちX,Yの仮数部（２ビット）
の積の上位２ビットの生成と丸めとを同時に行い、２ビ
ットの積（仮数部積）Ｚを得る。
上記した浮動小数点乗算回路では、入力データの仮数部
が２ビット構成の場合、キャリーの伝播はCLA25におけ
る２ビット分と、CLA31における２ビット分の計４ビッ
トしか発生しない。これに対して、従来の浮動小数点乗
算回路では、積の生成で４ビット分、丸め動作で２ビッ
ト分の計６ビット分のキャリー伝播がある。即ちこの実
施例によれば、入力データの仮数部が２ビット構成の場
合には、従来に比べて２ビット分キャリーの伝播が不要
となり、処理の高速化が図れる。
が２ビット構成の場合、キャリーの伝播はCLA25におけ
る２ビット分と、CLA31における２ビット分の計４ビッ
トしか発生しない。これに対して、従来の浮動小数点乗
算回路では、積の生成で４ビット分、丸め動作で２ビッ
ト分の計６ビット分のキャリー伝播がある。即ちこの実
施例によれば、入力データの仮数部が２ビット構成の場
合には、従来に比べて２ビット分キャリーの伝播が不要
となり、処理の高速化が図れる。
［発明の効果］ 以上詳述したようにこの発明によれば、部分積の加算を
上位部分と下位部分とに分けて実行し、上位部分につい
てはキャリー伝播のない加算を行い、その補正のための
加算についてはキャリー伝播のある加算器により丸め動
作と同時に行うようにしたので、上位部分について二重
のキャリー伝播が発生することが防止でき、浮動小数点
乗算の仮数部処理の高速化が図れる。
上位部分と下位部分とに分けて実行し、上位部分につい
てはキャリー伝播のない加算を行い、その補正のための
加算についてはキャリー伝播のある加算器により丸め動
作と同時に行うようにしたので、上位部分について二重
のキャリー伝播が発生することが防止でき、浮動小数点
乗算の仮数部処理の高速化が図れる。
第１図はこの発明の一実施例に係る浮動小数点乗算回路
のブロック構成図、第２図は第１図の回路のこの発明に
直接関係する部分の具体的構成を示すブロック構成図、
第３図は従来例を示すブロック構成図、第４図は第３図
のCSA12の一部の具体的構成を示す図、第５図は第３図
の構成における丸め動作を説明するための図である。 21……倍数発生回路、22……CSA（キャリーセーブアダ
ー）、23,24,29,30……部分積、25……CLA（キャリール
ックアヘッドアダー、第１加算器）、26……キャリー、
27……丸めビット、28……CSA（第２加算器）、31……C
LA（第３加算器）。
のブロック構成図、第２図は第１図の回路のこの発明に
直接関係する部分の具体的構成を示すブロック構成図、
第３図は従来例を示すブロック構成図、第４図は第３図
のCSA12の一部の具体的構成を示す図、第５図は第３図
の構成における丸め動作を説明するための図である。 21……倍数発生回路、22……CSA（キャリーセーブアダ
ー）、23,24,29,30……部分積、25……CLA（キャリール
ックアヘッドアダー、第１加算器）、26……キャリー、
27……丸めビット、28……CSA（第２加算器）、31……C
LA（第３加算器）。
Claims (1)
- 【請求項１】２つの乗算対象浮動小数点数の仮数部を入
力して複数個の倍数を発生し、この複数個の倍数を対象
にキャリー伝播のない加算を行ってその加算結果である
第１の部分積並びに保存されたキャリー群である第２の
部分積を求め、この第１並びに第２の部分積をもとに必
要なビット数の仮数部の積を生成する浮動小数点乗算回
路において、 上記第１並びに第２の部分積の下位部分のキャリー伝播
のある加算を行い、上位部分へのキャリー並びに丸めビ
ットを生成する第１加算器と、上記第１並びに第２の部
分積の上位部分のキャリー伝播のない加算を行い、その
加算結果である第３の部分積並びに保存されたキャリー
群である第４の部分積を生成するキャリー保存方式の第
２加算器と、この第２加算器からの第３並びに第４の部
分積および上記第１加算器からのキャリー並びに丸めビ
ットを加算して、上記必要なビット数の仮数部の積を生
成する第３加算器とを具備することを特徴とする浮動小
数点乗算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63180340A JPH0673103B2 (ja) | 1988-07-21 | 1988-07-21 | 浮動小数点乗算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63180340A JPH0673103B2 (ja) | 1988-07-21 | 1988-07-21 | 浮動小数点乗算回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0231226A JPH0231226A (ja) | 1990-02-01 |
| JPH0673103B2 true JPH0673103B2 (ja) | 1994-09-14 |
Family
ID=16081512
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63180340A Expired - Fee Related JPH0673103B2 (ja) | 1988-07-21 | 1988-07-21 | 浮動小数点乗算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0673103B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100438566B1 (ko) * | 1996-12-10 | 2004-08-09 | 엘지전자 주식회사 | 디지탈신호처리기의반올림처리회로 |
-
1988
- 1988-07-21 JP JP63180340A patent/JPH0673103B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0231226A (ja) | 1990-02-01 |
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