JPH0673365B2 - 半導体装置 - Google Patents
半導体装置Info
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- JPH0673365B2 JPH0673365B2 JP2234482A JP23448290A JPH0673365B2 JP H0673365 B2 JPH0673365 B2 JP H0673365B2 JP 2234482 A JP2234482 A JP 2234482A JP 23448290 A JP23448290 A JP 23448290A JP H0673365 B2 JPH0673365 B2 JP H0673365B2
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- chip
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、支持基板（プリント基板のようなもの）上に
複数の半導体チップを配置する半導体装置に関し、特に
メモリ・モジュールに使用される。
複数の半導体チップを配置する半導体装置に関し、特に
メモリ・モジュールに使用される。
（従来の技術） 上記のような半導体装置の従来例を第９図に示す。ここ
で11は支持基板、12はLSIチップ、13は出力端子（パッ
ド）、14は入力端子、15は出力端子引出し線、16は入力
端子引出し線である。しかしこのものは、支持基板11上
で配線がクロスするため、クロスオーバー配線が必要と
なるし、支持基板11上の配線領域が増加する等の問題が
ある。
で11は支持基板、12はLSIチップ、13は出力端子（パッ
ド）、14は入力端子、15は出力端子引出し線、16は入力
端子引出し線である。しかしこのものは、支持基板11上
で配線がクロスするため、クロスオーバー配線が必要と
なるし、支持基板11上の配線領域が増加する等の問題が
ある。
第10図は、第９図の原理を用いてメモリ・モジュールを
実現したもので、121〜128はメモリチップ、41はチップ
選択回路、Vccは電源、GNDは接地、A0〜A14はアドレス
信号、I/O1〜I/O8は入出力信号、A,B,Cはチップ選択用
アドレス信号、CS1〜CS8はチップ選択線である。この第
10図のものも、第９図のものと同様に、基板11上での配
線クロスオーバーの問題、基板11上での配線領域増大の
問題、チップと配線間接続時に基板11上に配線中継点を
多数要する問題等がある。
実現したもので、121〜128はメモリチップ、41はチップ
選択回路、Vccは電源、GNDは接地、A0〜A14はアドレス
信号、I/O1〜I/O8は入出力信号、A,B,Cはチップ選択用
アドレス信号、CS1〜CS8はチップ選択線である。この第
10図のものも、第９図のものと同様に、基板11上での配
線クロスオーバーの問題、基板11上での配線領域増大の
問題、チップと配線間接続時に基板11上に配線中継点を
多数要する問題等がある。
（発明が解決しようとする課題） 上記の問題を改善するものとして、特開平２−19890号
公報がある。第11図は同公報の一部を示し、21はLSIチ
ップ、22は出力端子パッド、23は入力端子パッド、24は
共通入力端子パッド、25は導体配線である。このもの
は、チップ21上に共通入力端子パッド24を設け、これら
で共通するものどうしを、チップ21上の導体配線25で配
線している。このようにしてパッド間配線25をチップ21
上に設けた分だけ、配線クロスオーバーの問題、基板11
上の面積縮少化の問題はやや改善されるが、未だ不充分
である。例えば配線25は、ごく一部であるし、しかも横
方向のみであり、またパッド22,23,24と支持基板11間の
中継配線の問題も充分解決されていない。従って支持基
板11の面積削減に限度がある等、問題は山積みされてい
る。
公報がある。第11図は同公報の一部を示し、21はLSIチ
ップ、22は出力端子パッド、23は入力端子パッド、24は
共通入力端子パッド、25は導体配線である。このもの
は、チップ21上に共通入力端子パッド24を設け、これら
で共通するものどうしを、チップ21上の導体配線25で配
線している。このようにしてパッド間配線25をチップ21
上に設けた分だけ、配線クロスオーバーの問題、基板11
上の面積縮少化の問題はやや改善されるが、未だ不充分
である。例えば配線25は、ごく一部であるし、しかも横
方向のみであり、またパッド22,23,24と支持基板11間の
中継配線の問題も充分解決されていない。従って支持基
板11の面積削減に限度がある等、問題は山積みされてい
る。
そこで本発明の目的は、上記各問題を改善し、電気的特
性等にも良好な結果が得られる半導体装置を提供するこ
とにある。
性等にも良好な結果が得られる半導体装置を提供するこ
とにある。
［発明の構成］ （課題を解決するための手段と作用） 本発明は、 （１）支持基板上に、配線が同種となる複数の半導体チ
ップを配列し、前記複数のチップ上には、それぞれ端子
パッドを省略化しかつチップの一辺側から他辺側へ向く
ように配列された長尺配線を設け、隣接チップの長尺配
線間で共通するものどうしを直接導体で接続したことを
特徴とする半導体装置である。また本発明は、 （２）隣接チップどうしは、これら両者間で共通の配線
を対向させて上下に一部重ね合わせ、隣接チップの共通
配線間の接続は、これら両者間の突出電極を介して行な
う前記（１）に記載の半導体装置である。また （３）支持基板の配線とチップの配線との間の接続は、
複数チップのうちの端部に位置するものにより行なう前
記（１）または（２）に記載の半導体装置である。また
本発明は、 （４）隣接チップ間は、実質上隙間なしである前記
（１）に記載の半導体装置である。また （５）複数チップには、それぞれ専用のチップ選択回路
が設けられ、これらチップ選択回路用の共通配線によ
り、駆動すべきチップを選択する前記（１）ないし
（４）のいずれか１項に記載の半導体装置である。また （６）複数チップはメモリチップである前記（５）に記
載の半導体装置である。また本発明は、 （７）複数チップには、メモリモジュールに冗長度を持
たせるためのチップが一部混在されている前記（６）に
記載の半導体装置である。
ップを配列し、前記複数のチップ上には、それぞれ端子
パッドを省略化しかつチップの一辺側から他辺側へ向く
ように配列された長尺配線を設け、隣接チップの長尺配
線間で共通するものどうしを直接導体で接続したことを
特徴とする半導体装置である。また本発明は、 （２）隣接チップどうしは、これら両者間で共通の配線
を対向させて上下に一部重ね合わせ、隣接チップの共通
配線間の接続は、これら両者間の突出電極を介して行な
う前記（１）に記載の半導体装置である。また （３）支持基板の配線とチップの配線との間の接続は、
複数チップのうちの端部に位置するものにより行なう前
記（１）または（２）に記載の半導体装置である。また
本発明は、 （４）隣接チップ間は、実質上隙間なしである前記
（１）に記載の半導体装置である。また （５）複数チップには、それぞれ専用のチップ選択回路
が設けられ、これらチップ選択回路用の共通配線によ
り、駆動すべきチップを選択する前記（１）ないし
（４）のいずれか１項に記載の半導体装置である。また （６）複数チップはメモリチップである前記（５）に記
載の半導体装置である。また本発明は、 （７）複数チップには、メモリモジュールに冗長度を持
たせるためのチップが一部混在されている前記（６）に
記載の半導体装置である。
即ち本発明は、支持基板にのせるチップに、メモリの如
く配線が互に同種にできる複数チップを採用する。また
チップに例えば多層配線技術を用いて、複数チップを縦
横隙間なく配置できるようにする。またチップ選択回路
は、専用の各チップにそれぞれ専用のものを内蔵させ、
共通配線で所望のチップを選択可能にする。
く配線が互に同種にできる複数チップを採用する。また
チップに例えば多層配線技術を用いて、複数チップを縦
横隙間なく配置できるようにする。またチップ選択回路
は、専用の各チップにそれぞれ専用のものを内蔵させ、
共通配線で所望のチップを選択可能にする。
一例をあげれば、メモリの集積回路チップにおいては、
電源を始めとして共通のバスラインにて接続できる入出
力端子がほとんどで、共通化できないものは、チップセ
レクト（CS）及びまたはアウトプットイネーブル信号ぐ
らいである。しかしこれらの信号は、チップ外において
論理組合せ回路またはデコーダ回路により出力されて、
各々のチップに伝搬のために配線されている。
電源を始めとして共通のバスラインにて接続できる入出
力端子がほとんどで、共通化できないものは、チップセ
レクト（CS）及びまたはアウトプットイネーブル信号ぐ
らいである。しかしこれらの信号は、チップ外において
論理組合せ回路またはデコーダ回路により出力されて、
各々のチップに伝搬のために配線されている。
集積回路において高集積化が進んでいる現在、チップに
は例えば数万個の素子があり、そこに上記組合せ回路ま
たはデコーダ回路を付加しても、何んらチップの大きさ
に影響を与えない。そこで従来のメモリチップに、CS入
力端子の代りに、複数の共通入力信号配線端子を設け、
それにより組合せ回路またはヒューズ切断等により、冗
長度のあるデコーダ回路に入力信号を送り、所望の出力
を得て従来のCS入力回路へ伝送する機能を付与し、全て
が各信号等の共通になるようなメモリチップを、直接チ
ップ間接続することにより、支持基板面積を大幅に削減
する。また配線共通化等で、いわゆる配線のクロスオー
バーをする必要もなくなるし、また配線長も小となるた
め、電気的にも良い特性のものが得られる。
は例えば数万個の素子があり、そこに上記組合せ回路ま
たはデコーダ回路を付加しても、何んらチップの大きさ
に影響を与えない。そこで従来のメモリチップに、CS入
力端子の代りに、複数の共通入力信号配線端子を設け、
それにより組合せ回路またはヒューズ切断等により、冗
長度のあるデコーダ回路に入力信号を送り、所望の出力
を得て従来のCS入力回路へ伝送する機能を付与し、全て
が各信号等の共通になるようなメモリチップを、直接チ
ップ間接続することにより、支持基板面積を大幅に削減
する。また配線共通化等で、いわゆる配線のクロスオー
バーをする必要もなくなるし、また配線長も小となるた
め、電気的にも良い特性のものが得られる。
（実施例） 以下図面を参照して本発明の実施例を説明する。第１図
（ａ）は同実施例の側面図、同図（ｂ）は同平面図、第
２図は各チップ内のチップ選択回路（組合せ回路または
デコーダ回路）、第３図はメモリチップの平面図、第４
図は第１図（ａ）の変形例である。ここでは例として、
32K×８ビットのSRAM（スタチックRAM）を用いる。図中
11はプリント基板のような支持基板、121〜128はメモリ
チップ、13は接続用バンプ、14は基板11上の端子、15は
ボンディングワイヤ、16はTAB接続体、17はチップ選択
回路で、これは各チップに内蔵され、該当内蔵チップを
選択する。第３図のメモリチップ12は、上記各チップの
１つを代表して示したもので、その共通端子18は、それ
ぞれパッドをもたない長尺配線の形をしており、つまり
「パッド＋配線」機能を有している。ここでVccは電
源、A0〜A14はアドレス信号、I/O1〜I/O8は入出力信
号、▲▼はライトイネーブル信号、▲▼はアウ
トプットイネーブル信号、Ａ〜Ｃは第２図のチップ選択
信号である。各共通端子18は、両端にバンプがあっても
よいし、全体がバンプであってもよいし、半田付けする
ようなものでもよい。
（ａ）は同実施例の側面図、同図（ｂ）は同平面図、第
２図は各チップ内のチップ選択回路（組合せ回路または
デコーダ回路）、第３図はメモリチップの平面図、第４
図は第１図（ａ）の変形例である。ここでは例として、
32K×８ビットのSRAM（スタチックRAM）を用いる。図中
11はプリント基板のような支持基板、121〜128はメモリ
チップ、13は接続用バンプ、14は基板11上の端子、15は
ボンディングワイヤ、16はTAB接続体、17はチップ選択
回路で、これは各チップに内蔵され、該当内蔵チップを
選択する。第３図のメモリチップ12は、上記各チップの
１つを代表して示したもので、その共通端子18は、それ
ぞれパッドをもたない長尺配線の形をしており、つまり
「パッド＋配線」機能を有している。ここでVccは電
源、A0〜A14はアドレス信号、I/O1〜I/O8は入出力信
号、▲▼はライトイネーブル信号、▲▼はアウ
トプットイネーブル信号、Ａ〜Ｃは第２図のチップ選択
信号である。各共通端子18は、両端にバンプがあっても
よいし、全体がバンプであってもよいし、半田付けする
ようなものでもよい。
しかして、第３図のように共通端子18をチップ12上に必
要本数並設し、必要であれば該端子を保護するために保
護膜で被覆して、共通端子の両端の保護膜に開口部を設
けたり、バンプを設けたりする等してもよい。本メモリ
チップ12は、共通端子18が28本と少ないが、更に数本増
えても、チップ12の大きさに何んら影響しない。
要本数並設し、必要であれば該端子を保護するために保
護膜で被覆して、共通端子の両端の保護膜に開口部を設
けたり、バンプを設けたりする等してもよい。本メモリ
チップ12は、共通端子18が28本と少ないが、更に数本増
えても、チップ12の大きさに何んら影響しない。
各チップに内蔵するチップ選択回路17は、第２図のよう
に例えば３つの信号A,B,Cの組合せにより、８つの出力
信号211〜218のうちの１つを能動にする（その内蔵チッ
プを選択するか、またはヒューズ切断により、チップ該
当の１つの出力以外は、従来のCS入力回路へは接続しな
い構造になっている。
に例えば３つの信号A,B,Cの組合せにより、８つの出力
信号211〜218のうちの１つを能動にする（その内蔵チッ
プを選択するか、またはヒューズ切断により、チップ該
当の１つの出力以外は、従来のCS入力回路へは接続しな
い構造になっている。
支持基板11上へのチップ実装とチップ間接続は、信号Ａ
〜Ｃにより端子211〜218のいずれかが能動になり、CS入
力回路へ接続する付加回路をもったチップの共通端子
に、金，銅，半田等のバンプを形成して、第１図のよう
にチップ間の共通接続をバンプ13により実施する。支持
基板11とチップとの接続には、ボンディングワイヤ15ま
たはTAB接続体16で実施する。
〜Ｃにより端子211〜218のいずれかが能動になり、CS入
力回路へ接続する付加回路をもったチップの共通端子
に、金，銅，半田等のバンプを形成して、第１図のよう
にチップ間の共通接続をバンプ13により実施する。支持
基板11とチップとの接続には、ボンディングワイヤ15ま
たはTAB接続体16で実施する。
またメモリモジュールには、冗長度をもたせるために、
更に１ビット追加することがあるが、その冗長度をもた
せるためにチップ120を付加して計９個のチップで、第
４図のように構成してもよい。
更に１ビット追加することがあるが、その冗長度をもた
せるためにチップ120を付加して計９個のチップで、第
４図のように構成してもよい。
第５図は、チップ121〜128を支持基板11上に、隙間なく
１列に配置した場合の例である。この場合もチップ選択
回路はそれぞれのチップ121〜128に内蔵され、共通配線
Ａ〜Ｃに接続されてこれらの信号の組合せで、内蔵され
たチップを選択する。隣接チップの配線接続は、例えば
ワイヤボンディングによればよい。
１列に配置した場合の例である。この場合もチップ選択
回路はそれぞれのチップ121〜128に内蔵され、共通配線
Ａ〜Ｃに接続されてこれらの信号の組合せで、内蔵され
たチップを選択する。隣接チップの配線接続は、例えば
ワイヤボンディングによればよい。
またメモリチップ12に、第８図の如く縦と横の多層配線
技術を用い、共通端子18をＸ方向とＹ方向の２方向に設
けることにより、第７図の如くチップを基板11上にマト
リクス状に配置し、隣接チップ間をボンディングワイヤ
15で接続することにより、メモリモジュールを構成す
る。ワイヤ15を接続する部分には、例えば共通端子18の
端部をむき出しにする開口部31を設ける。ここでは例と
して、３×３の共通端子を示した。これのチップ間接続
は、最低限の接続であり、接続の完全性を要求するなら
ば、全ての接続できるチップ間を接続すればよい。
技術を用い、共通端子18をＸ方向とＹ方向の２方向に設
けることにより、第７図の如くチップを基板11上にマト
リクス状に配置し、隣接チップ間をボンディングワイヤ
15で接続することにより、メモリモジュールを構成す
る。ワイヤ15を接続する部分には、例えば共通端子18の
端部をむき出しにする開口部31を設ける。ここでは例と
して、３×３の共通端子を示した。これのチップ間接続
は、最低限の接続であり、接続の完全性を要求するなら
ば、全ての接続できるチップ間を接続すればよい。
上記のようにすれば、（イ）メモリモジュールの大きさ
が、従来に比較して半減する。即ち従来のメモリモジュ
ールは、第９図、第10図のようにチップ選択回路41の出
力端子の信号配線を支持基板11上に設けて、各チップま
で引き回すので、基板11上の配線領域が大きくなるし、
クロスオーバー配線を設ける必要もある。例えば32K×
８ビットのSRAMにおいて、各チップへの制御端子をCSと
し、チップ８個を搭載して、256Kバイトのメモリモジュ
ールを作製するときは、電源等の共通端子が27本、CSが
各チップに必要で８本の合計35本となる。これに対し本
発明では、チップ選択用A,B,Cの３本、他の共通端子が2
7本で、合計30本である。しかも第１図の端子14の部分
を除く端子は、共通端子としてチップ上のみに形成して
いるので、支持基板11上の配線はほとんどない。
が、従来に比較して半減する。即ち従来のメモリモジュ
ールは、第９図、第10図のようにチップ選択回路41の出
力端子の信号配線を支持基板11上に設けて、各チップま
で引き回すので、基板11上の配線領域が大きくなるし、
クロスオーバー配線を設ける必要もある。例えば32K×
８ビットのSRAMにおいて、各チップへの制御端子をCSと
し、チップ８個を搭載して、256Kバイトのメモリモジュ
ールを作製するときは、電源等の共通端子が27本、CSが
各チップに必要で８本の合計35本となる。これに対し本
発明では、チップ選択用A,B,Cの３本、他の共通端子が2
7本で、合計30本である。しかも第１図の端子14の部分
を除く端子は、共通端子としてチップ上のみに形成して
いるので、支持基板11上の配線はほとんどない。
（ロ）チップ間の接続に、従来は支持基板11上の導体を
用いているので、その配線長による自己インダクタンス
等でノイズが電源ラインの供給電圧等を不安定にしてい
るが、本発明では、チップ間を直結できるので、配線長
は最小であり、ノイズに対して有効である。
用いているので、その配線長による自己インダクタンス
等でノイズが電源ラインの供給電圧等を不安定にしてい
るが、本発明では、チップ間を直結できるので、配線長
は最小であり、ノイズに対して有効である。
（ハ）チップ選択用の信号端子数（A,B,Cの部分）は、
モジュールに使用するチップ数により、第６図のように
なり、従来方法ではチップ数をｎ個とすると、ｎ本必要
であるが、本発明ではlog2ｎ本でよいので、今後CPUが
多ビット化していく際に、配線領域が非常に削減でき
る。この理由は、チップ選択回路を各チップに設け、こ
れを共通端子で共通接続したことに起因する。
モジュールに使用するチップ数により、第６図のように
なり、従来方法ではチップ数をｎ個とすると、ｎ本必要
であるが、本発明ではlog2ｎ本でよいので、今後CPUが
多ビット化していく際に、配線領域が非常に削減でき
る。この理由は、チップ選択回路を各チップに設け、こ
れを共通端子で共通接続したことに起因する。
第11図と比較しても、配線25の部分が異なるだけで、前
記従来例と同じことが云える。
記従来例と同じことが云える。
［発明の効果］ 以上説明した如く本発明によれば、チップ間を近接配置
でき、支持基板上の配線をなくせるから、高速、高密度
集積化が可能であり、また各チップにはチップ選択回路
があって共通配線するから、小面積でチップ選択が行な
える等の利点が得られるものである。
でき、支持基板上の配線をなくせるから、高速、高密度
集積化が可能であり、また各チップにはチップ選択回路
があって共通配線するから、小面積でチップ選択が行な
える等の利点が得られるものである。
第１図ないし第４図は本発明の実施例の各構成図、第５
図は本発明の異なる実施例の構成図、第６図は上記実施
例の効果を示す図表、第７図，第８図は本発明の更に異
なる実施例の構成図、第９図ないし第11図は従来例の構
成図である。 11……支持基板、12,121〜128……メモリチップ、13…
…バンプ、14……端子、15……ボンディングワイヤ、16
……TAB接続体、17……チップ選択回路、18……共通端
子、31……開口部。
図は本発明の異なる実施例の構成図、第６図は上記実施
例の効果を示す図表、第７図，第８図は本発明の更に異
なる実施例の構成図、第９図ないし第11図は従来例の構
成図である。 11……支持基板、12,121〜128……メモリチップ、13…
…バンプ、14……端子、15……ボンディングワイヤ、16
……TAB接続体、17……チップ選択回路、18……共通端
子、31……開口部。
Claims (7)
- 【請求項１】支持基板上に、配線が同種となる複数の半
導体チップを配列し、前記複数のチップ上には、それぞ
れ端子パッドを省略化しかつチップの一辺側から他辺側
へ向くように配列された長尺配線を設け、隣接チップの
長尺配線間で共通するものどうしを直接導体で接続した
ことを特徴とする半導体装置。 - 【請求項２】隣接チップどうしは、これら両者間で共通
の配線を対向させて上下に一部重ね合わせ、隣接チップ
の共通配線間の接続は、これら両者間の突出電極を介し
て行なう請求項１に記載の半導体装置。 - 【請求項３】支持基板の配線とチップの配線との間の接
続は、複数チップのうちの端部に位置するものにより行
なう請求項１または２に記載の半導体装置。 - 【請求項４】隣接チップ間は、実質上隙間なしである請
求項１に記載の半導体装置。 - 【請求項５】複数チップには、それぞれ専用のチップ選
択回路が設けられ、これらチップ選択回路用の共通配線
により、駆動すべきチップを選択する請求項１ないし４
のいずれか１項に記載の半導体装置。 - 【請求項６】複数チップはメモリチップである請求項５
に記載の半導体装置。 - 【請求項７】複数チップには、メモリモジュールに冗長
度をもたせるためのチップが一部混在されている請求項
６に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2234482A JPH0673365B2 (ja) | 1990-09-06 | 1990-09-06 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2234482A JPH0673365B2 (ja) | 1990-09-06 | 1990-09-06 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04116858A JPH04116858A (ja) | 1992-04-17 |
| JPH0673365B2 true JPH0673365B2 (ja) | 1994-09-14 |
Family
ID=16971712
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2234482A Expired - Fee Related JPH0673365B2 (ja) | 1990-09-06 | 1990-09-06 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0673365B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7247932B1 (en) * | 2000-05-19 | 2007-07-24 | Megica Corporation | Chip package with capacitor |
-
1990
- 1990-09-06 JP JP2234482A patent/JPH0673365B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04116858A (ja) | 1992-04-17 |
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