JPS6364054B2 - - Google Patents
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- Publication number
- JPS6364054B2 JPS6364054B2 JP57066823A JP6682382A JPS6364054B2 JP S6364054 B2 JPS6364054 B2 JP S6364054B2 JP 57066823 A JP57066823 A JP 57066823A JP 6682382 A JP6682382 A JP 6682382A JP S6364054 B2 JPS6364054 B2 JP S6364054B2
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- Japan
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- chip
- connection
- pins
- pads
- present
- Prior art date
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/541—Dispositions of bond wires
- H10W72/5449—Dispositions of bond wires not being orthogonal to a side surface of the chip, e.g. fan-out arrangements
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/541—Dispositions of bond wires
- H10W72/547—Dispositions of multiple bond wires
- H10W72/5473—Dispositions of multiple bond wires multiple bond wires connected to a common bond pad
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
- H10W72/931—Shapes of bond pads
- H10W72/932—Plan-view shape, i.e. in top view
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/756—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked lead frame, conducting package substrate or heat sink
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Wire Bonding (AREA)
Description
【発明の詳細な説明】
本発明はモノリシツク集積回路、特にチツプの
外部接続端子の接続を改良したところのモノリシ
ツク集積回路に関する。
外部接続端子の接続を改良したところのモノリシ
ツク集積回路に関する。
モノリシツク集積回路（以下ICという）は１
個の半導体のチツプ内に作られた集積回路であつ
て、最近における大規模集積回路の発展は目覚ま
しい。ICは回路素子が一つの例えばシリコンな
どの半導体のチツプ内に作り込まれ、チツプ上面
に設けられた外部接続端子（以下パツドという）
をパツケージの外部リード端子（以下ピンとい
う）と例えばアルミニウムなどのリード線で接続
することにより集積回路装置としてでき上る。
個の半導体のチツプ内に作られた集積回路であつ
て、最近における大規模集積回路の発展は目覚ま
しい。ICは回路素子が一つの例えばシリコンな
どの半導体のチツプ内に作り込まれ、チツプ上面
に設けられた外部接続端子（以下パツドという）
をパツケージの外部リード端子（以下ピンとい
う）と例えばアルミニウムなどのリード線で接続
することにより集積回路装置としてでき上る。
これまでICは必要とする回路機能毎にチツプ
を形成し、一方１４，１６ピンDIP（デユアルイ
ンラインパツケージ）のように標準化されている
パツケージに合せて、チツプのパツドとピンとの
接続パターンを定めていた。従つてこの接続パタ
ーンはほぼチツプ毎に定まりあまり問題となるこ
とはなかつた。しかしながら最近に至り、ゲート
アレイのようにマスタスライスを作成しこの一つ
のマスタスライスから数10〜数1000ゲートに及ぶ
数種の集積回路を作成することが行われるように
なつてきている。そしてそれらのチツプは入出力
数に応じてそれぞれ例えば５２，４４，４０，２
８ピンのように異なるピン数のパツケージに収納
される。この場合各チツプは一つのマスタスライ
スで形成されるためそのパツドは皆同一に配設さ
れているので、これをパツケージのピンに合せて
どう接続するかの、リード線の接続パターンを定
めなければならない。このためチツプのパツドの
接続が、種々のパツケージに合せて最も合理的に
行われるよう、接続の自由度が大であることが望
まれるに至つている。
を形成し、一方１４，１６ピンDIP（デユアルイ
ンラインパツケージ）のように標準化されている
パツケージに合せて、チツプのパツドとピンとの
接続パターンを定めていた。従つてこの接続パタ
ーンはほぼチツプ毎に定まりあまり問題となるこ
とはなかつた。しかしながら最近に至り、ゲート
アレイのようにマスタスライスを作成しこの一つ
のマスタスライスから数10〜数1000ゲートに及ぶ
数種の集積回路を作成することが行われるように
なつてきている。そしてそれらのチツプは入出力
数に応じてそれぞれ例えば５２，４４，４０，２
８ピンのように異なるピン数のパツケージに収納
される。この場合各チツプは一つのマスタスライ
スで形成されるためそのパツドは皆同一に配設さ
れているので、これをパツケージのピンに合せて
どう接続するかの、リード線の接続パターンを定
めなければならない。このためチツプのパツドの
接続が、種々のパツケージに合せて最も合理的に
行われるよう、接続の自由度が大であることが望
まれるに至つている。
第１図はかかる一従来例のICのチツプのパツ
ドとパツケージのピンとの接続を示すパターン図
である。ICのチツプ５０には１〜４４番の44個
のパツド５１がその周辺に配設されている。これ
に対しパツケージは１〜４０番の40個のピン５２
を有しており、それぞれリード線５３によりこれ
らのパツド５１とピン５２は接続されている。こ
の図でも分るように、パツド５１の１と２番、１
２と１３番、２３と２４番および３４と３５番と
はそれぞれお互に短絡状態に固定的に配線されて
おり、それぞれパツケージのピン５２の１，１
１，２１，３１番に２点接続の形で接続されてい
る。これらの２点接続は、通常リード線５３の抵
抗による電位変動を少くするために、電源端子
（Vcc、GND端子など）などに用いられる。これ
はチツプのパツド５１の面積は非常に小さいため
にリード線５３を２本一緒に接続することができ
ないためである。
ドとパツケージのピンとの接続を示すパターン図
である。ICのチツプ５０には１〜４４番の44個
のパツド５１がその周辺に配設されている。これ
に対しパツケージは１〜４０番の40個のピン５２
を有しており、それぞれリード線５３によりこれ
らのパツド５１とピン５２は接続されている。こ
の図でも分るように、パツド５１の１と２番、１
２と１３番、２３と２４番および３４と３５番と
はそれぞれお互に短絡状態に固定的に配線されて
おり、それぞれパツケージのピン５２の１，１
１，２１，３１番に２点接続の形で接続されてい
る。これらの２点接続は、通常リード線５３の抵
抗による電位変動を少くするために、電源端子
（Vcc、GND端子など）などに用いられる。これ
はチツプのパツド５１の面積は非常に小さいため
にリード線５３を２本一緒に接続することができ
ないためである。
ところで、第１図に示したパターンによると、
１，２番のパツドから１番のピンに対する２点接
続を、都合により４０番のピンに変えようとして
も、２番のパツドからは先に接続された１番から
のリード線が邪魔して接続することができない。
すなわちこのパターンでは、２点接続点が固定さ
れてしまい種々のパツケージに対応して合理的に
接続パターンを設定できないという欠点を有して
いる。
１，２番のパツドから１番のピンに対する２点接
続を、都合により４０番のピンに変えようとして
も、２番のパツドからは先に接続された１番から
のリード線が邪魔して接続することができない。
すなわちこのパターンでは、２点接続点が固定さ
れてしまい種々のパツケージに対応して合理的に
接続パターンを設定できないという欠点を有して
いる。
本発明の目的は、上記の欠点を除去することに
より、チツプのパツドとパツケージのピンとの接
続の自由度を増し、ピン数の異なる複数のパツケ
ージに対してもそれぞれ合理的な接続パターンを
得ることのできるチツプからなるモノリシツク集
積回路を提供することにある。
より、チツプのパツドとパツケージのピンとの接
続の自由度を増し、ピン数の異なる複数のパツケ
ージに対してもそれぞれ合理的な接続パターンを
得ることのできるチツプからなるモノリシツク集
積回路を提供することにある。
本発明のICは、チツプの角部を挟んで相隣る
二つの辺に設けられたパツドの中、少くとも一つ
の前記角部を挟んで相隣接する２個以上の前記パ
ツドが短絡されてなることからなつている。
二つの辺に設けられたパツドの中、少くとも一つ
の前記角部を挟んで相隣接する２個以上の前記パ
ツドが短絡されてなることからなつている。
以下、本発明について図面を参照して詳細に説
明する。
明する。
第２図は、本発明の第１の実施例のICの第１
図と同様にチツプ５０のパツド５１とパツケージ
のピン５２とのリード線５３による接続を示すパ
ターン図である。この実施例は本発明を第１図に
示した従来例のICに適用したもので、参照数字
も同じものについては同一にしてある。なお簡略
化のためパツド５１とピン５２の番号は一部省略
してある。
図と同様にチツプ５０のパツド５１とパツケージ
のピン５２とのリード線５３による接続を示すパ
ターン図である。この実施例は本発明を第１図に
示した従来例のICに適用したもので、参照数字
も同じものについては同一にしてある。なお簡略
化のためパツド５１とピン５２の番号は一部省略
してある。
この実施例が第１図の従来例と異なる点は、２
点接続用として相互に短絡してあるパツド５１
が、この実施例では４４と１番、１１と１２番、
２２と２３番、および３３と３４番と、チツプ５
０の角部を挟んで相隣る二つの辺に設けられたパ
ツド５１の中、前記角部を挟んで相隣接した２個
の端子がそれぞれ短絡されていることである。そ
してピンへの接続は第１図に示したと同じくなる
ようそれぞれ１，１１，２１番および３１番のピ
ンに対して行われている。
点接続用として相互に短絡してあるパツド５１
が、この実施例では４４と１番、１１と１２番、
２２と２３番、および３３と３４番と、チツプ５
０の角部を挟んで相隣る二つの辺に設けられたパ
ツド５１の中、前記角部を挟んで相隣接した２個
の端子がそれぞれ短絡されていることである。そ
してピンへの接続は第１図に示したと同じくなる
ようそれぞれ１，１１，２１番および３１番のピ
ンに対して行われている。
第３図は、本発明の第２の実施例のICのこれ
までと同様な接続のパターン図である。この実施
例は第２図に示した第１の実施例において、２点
接続される相手のピンの番号を、１→４０番、１
１→１０番、２１→２０番および３１→３０番へ
変えたものである。既に説明したように第１図に
示した従来例では、２点接続される相手のピン番
号は固定されていたけれども、本発明の実施例に
よると、従来のように先に接続されたリード線の
邪魔が無くなるので、チツプの角を挟むいずれの
側のピンにも接続することができる。
までと同様な接続のパターン図である。この実施
例は第２図に示した第１の実施例において、２点
接続される相手のピンの番号を、１→４０番、１
１→１０番、２１→２０番および３１→３０番へ
変えたものである。既に説明したように第１図に
示した従来例では、２点接続される相手のピン番
号は固定されていたけれども、本発明の実施例に
よると、従来のように先に接続されたリード線の
邪魔が無くなるので、チツプの角を挟むいずれの
側のピンにも接続することができる。
第４図は、本発明の第３の実施例のICのこれ
までと同様な接続のパターン図である。この実施
例では、２点接続用として短絡してあるパツド５
１は、これまでの実施例とは異なり角部を挟んで
は１と４４番および１１と１２番にとどめ、他方
は従来のやり方により２１と２２番および３２と
３３番に選んである。この実施例においては、パ
ツド１，１１の接続の自由度を持たものである。
すなわちパツト１をピン１，４０のいずれにも、
パツド１１をピン１０，１１のいずれにも接続す
ることが可能になつている。
までと同様な接続のパターン図である。この実施
例では、２点接続用として短絡してあるパツド５
１は、これまでの実施例とは異なり角部を挟んで
は１と４４番および１１と１２番にとどめ、他方
は従来のやり方により２１と２２番および３２と
３３番に選んである。この実施例においては、パ
ツド１，１１の接続の自由度を持たものである。
すなわちパツト１をピン１，４０のいずれにも、
パツド１１をピン１０，１１のいずれにも接続す
ることが可能になつている。
第５図は、本発明の第４の実施例のICのこれ
までと同様な接続のパターン図である。この実施
例は本発明を３点接続がある場合に適用したもの
である。すなわち４４，１，２番、１０，１１，
１２，１３番、２２，２３，２４番および３２，
３３，３４，３５番のパツド５１がそれぞれ、短
絡されて、１，１１，２１および３１番のピン５
２にリード線５３を用いて接続されている。この
実施例においても前述の２点接続の場合と同様に
接続の自由度が増し合理的な接続パターンが得ら
れることは明らかである。
までと同様な接続のパターン図である。この実施
例は本発明を３点接続がある場合に適用したもの
である。すなわち４４，１，２番、１０，１１，
１２，１３番、２２，２３，２４番および３２，
３３，３４，３５番のパツド５１がそれぞれ、短
絡されて、１，１１，２１および３１番のピン５
２にリード線５３を用いて接続されている。この
実施例においても前述の２点接続の場合と同様に
接続の自由度が増し合理的な接続パターンが得ら
れることは明らかである。
以上の説明は、ICのチツプとしてパツドが44
個、パツケージとしてピン数が40個のものについ
て行なつたけれども、本発明はこれらの実施例に
限定されることなく、一般に任意の複数のパツド
を有するICに適用されることは言うまでもない。
個、パツケージとしてピン数が40個のものについ
て行なつたけれども、本発明はこれらの実施例に
限定されることなく、一般に任意の複数のパツド
を有するICに適用されることは言うまでもない。
以上詳細に説明したとおり、本発明のモノリシ
ツク集積回路は、チツプの少くとも一つの角部を
挟んで相隣接して２個以上の短絡された外部接続
端子を有しているので、チツプの外部接続端子と
パツケージの外部リード端子との接続の自由度が
増し、外部リード端子の異るパツケージに対して
もそれぞれ合理的な接続パターンを得ることでき
ると言う効果を有している。
ツク集積回路は、チツプの少くとも一つの角部を
挟んで相隣接して２個以上の短絡された外部接続
端子を有しているので、チツプの外部接続端子と
パツケージの外部リード端子との接続の自由度が
増し、外部リード端子の異るパツケージに対して
もそれぞれ合理的な接続パターンを得ることでき
ると言う効果を有している。
第１図は従来例の、第２〜第５図はそれぞれ本
発明の第１〜第４の実施例の、ICのチツプの外
部接続端子とパツケージのピンとの接続を示すパ
ターン図である。図において、５０……チツプ、
５１……外部接続端子（パツド）、５２……外部
リード端子（ピン）、５３……リード線、１〜４
４……パツドおよびピンの番号。
発明の第１〜第４の実施例の、ICのチツプの外
部接続端子とパツケージのピンとの接続を示すパ
ターン図である。図において、５０……チツプ、
５１……外部接続端子（パツド）、５２……外部
リード端子（ピン）、５３……リード線、１〜４
４……パツドおよびピンの番号。
Claims (1)
- １ チツプの角部を挟んで相隣る二つの辺に設け
られた外部接続端子の中、少くとも一つの前記角
部を挟んで相隣接する２個以上の前記外部接続端
子が短絡されてなることを特徴とするモノリシツ
ク集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57066823A JPS58182841A (ja) | 1982-04-21 | 1982-04-21 | モノリシツク集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57066823A JPS58182841A (ja) | 1982-04-21 | 1982-04-21 | モノリシツク集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58182841A JPS58182841A (ja) | 1983-10-25 |
| JPS6364054B2 true JPS6364054B2 (ja) | 1988-12-09 |
Family
ID=13326943
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57066823A Granted JPS58182841A (ja) | 1982-04-21 | 1982-04-21 | モノリシツク集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58182841A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6098645A (ja) * | 1983-11-02 | 1985-06-01 | Mitsubishi Electric Corp | 集積回路パツケ−ジの製造方法 |
-
1982
- 1982-04-21 JP JP57066823A patent/JPS58182841A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58182841A (ja) | 1983-10-25 |
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