JPH067356B2 - ピツチ変換器 - Google Patents
ピツチ変換器Info
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- JPH067356B2 JPH067356B2 JP59085677A JP8567784A JPH067356B2 JP H067356 B2 JPH067356 B2 JP H067356B2 JP 59085677 A JP59085677 A JP 59085677A JP 8567784 A JP8567784 A JP 8567784A JP H067356 B2 JPH067356 B2 JP H067356B2
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- 238000006243 chemical reaction Methods 0.000 claims description 9
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- 230000009191 jumping Effects 0.000 claims 1
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- 238000000034 method Methods 0.000 description 6
- 230000003111 delayed effect Effects 0.000 description 2
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- 239000000284 extract Substances 0.000 description 1
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/18—Error detection or correction; Testing, e.g. of drop-outs
Landscapes
- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
- Management Or Editing Of Information On Record Carriers (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Transmission Systems Not Characterized By The Medium Used For Transmission (AREA)
Description
【発明の詳細な説明】 〔発明の属する分野〕 本発明は信号のピッチ変換器に関するものである。
〔従来技術の構成〕 従来のピッチ変換器の構成を第１図に示す。１は入力信
号を帯域制限するためのローパスフィルタ、２はローパ
スフィルタ出力をディジタル信号に変換するA/D変換
器、５はD/A変換器、３はディジタル信号を一時貯える
ランダムアクセスメモリ（以下ＲＡＭ）、４はＲＡＭ３
より出力されるディジタル信号をアナログ信号に変換す
るD/A変換された信号から必要な信号成分を取り出すロ
ーパスフィルタ(L.P.F)、６はディジタル信号をＲＡＭ
３に書き込む時のアドレスカウンタ、７は読み出しアド
レスを指定するアドレスカウンタである。
号を帯域制限するためのローパスフィルタ、２はローパ
スフィルタ出力をディジタル信号に変換するA/D変換
器、５はD/A変換器、３はディジタル信号を一時貯える
ランダムアクセスメモリ（以下ＲＡＭ）、４はＲＡＭ３
より出力されるディジタル信号をアナログ信号に変換す
るD/A変換された信号から必要な信号成分を取り出すロ
ーパスフィルタ(L.P.F)、６はディジタル信号をＲＡＭ
３に書き込む時のアドレスカウンタ、７は読み出しアド
レスを指定するアドレスカウンタである。
ピッチ変換は第１図における書き込みアドレスカウンタ
６のクロック周波数Wと、読み出しアドレスカウンタ
７のクロック周波数Rの相対周波数，を変えることに
より行なわれ、第７図(a)(イ)示信号の周波数は第７図
(a)(ロ)或いは(ハ)示のようにR/W倍にピッチ変換され
る。
６のクロック周波数Wと、読み出しアドレスカウンタ
７のクロック周波数Rの相対周波数，を変えることに
より行なわれ、第７図(a)(イ)示信号の周波数は第７図
(a)(ロ)或いは(ハ)示のようにR/W倍にピッチ変換され
る。
従来のピッチ変換器の構成では、入力信号のダイナミッ
クレンジによりA/D変換器のビット長が決定され、RAM容
量、不連続部処理回路のデータ長も、前記ビット長によ
り規定される。例えばダイナミックレンジdb程度の入力
信号をピッチ変換する場合、少なくとも12bit長が必要
となり、実際に処理回路を構成する場合、処理回路の大
規模化、大容量RAMを必要とするという欠点がある。
クレンジによりA/D変換器のビット長が決定され、RAM容
量、不連続部処理回路のデータ長も、前記ビット長によ
り規定される。例えばダイナミックレンジdb程度の入力
信号をピッチ変換する場合、少なくとも12bit長が必要
となり、実際に処理回路を構成する場合、処理回路の大
規模化、大容量RAMを必要とするという欠点がある。
本発明は上記の欠点を除去するためになされたもので、
入力信号をディジタル化するにあたり、予測値と、入力
信号の差分をディジタル化することにより、必要なデー
タbit数を低減し、また予測係数を１より小なる適当な
値に設定することにより、不連続点の処理を特願昭59-0
15365号で提案したクロスフェード法で行なうことがで
きるようにするものである。
入力信号をディジタル化するにあたり、予測値と、入力
信号の差分をディジタル化することにより、必要なデー
タbit数を低減し、また予測係数を１より小なる適当な
値に設定することにより、不連続点の処理を特願昭59-0
15365号で提案したクロスフェード法で行なうことがで
きるようにするものである。
本発明の一実施例を第２図について説明する。第２図に
おいて、１は入力信号を帯域制限するL.P.F,2aは予測値
と入力信号の差分を作りディジタル信号とする符号器、
３はディジタル信号を一時的に貯えるランダムアクセス
メモリ（以下RAMと称す）、4aは差分値より原信号を再
生する復号器、５は再生信号に含まれる不要波を除去す
るL.P.F、６は書き込みアドレスを決定する書き込みア
ドレスカウンタ、７は読み出しアドレスを決定する読み
出しアドレスカウンタである。ここで、2aの符号器、4a
の復号器は種々の構成が考えられ、例えば日刊工業新聞
社発行の文献“画像のディジタル信号処理”に示されて
いる。第２図(イ)に示す符号器、復号器はアナログ信号
とディジタル信号を用いたハイブリッド型と呼ばれるも
のである。第２図においてＡは入力信号ａと、予測値ｂ
との差分をとる減算器、Ｂは差分信号をディジタルデー
タに変換するA/D変換器、Ｃ，Ｄ，Ｅ，Ｆは差分値より
原信号を再生する復号器（符号器の場合は局部復号器と
呼ばれる）であり、それぞれ加算器、遅延素子、係数乗
算器、D/A変換器である。
おいて、１は入力信号を帯域制限するL.P.F,2aは予測値
と入力信号の差分を作りディジタル信号とする符号器、
３はディジタル信号を一時的に貯えるランダムアクセス
メモリ（以下RAMと称す）、4aは差分値より原信号を再
生する復号器、５は再生信号に含まれる不要波を除去す
るL.P.F、６は書き込みアドレスを決定する書き込みア
ドレスカウンタ、７は読み出しアドレスを決定する読み
出しアドレスカウンタである。ここで、2aの符号器、4a
の復号器は種々の構成が考えられ、例えば日刊工業新聞
社発行の文献“画像のディジタル信号処理”に示されて
いる。第２図(イ)に示す符号器、復号器はアナログ信号
とディジタル信号を用いたハイブリッド型と呼ばれるも
のである。第２図においてＡは入力信号ａと、予測値ｂ
との差分をとる減算器、Ｂは差分信号をディジタルデー
タに変換するA/D変換器、Ｃ，Ｄ，Ｅ，Ｆは差分値より
原信号を再生する復号器（符号器の場合は局部復号器と
呼ばれる）であり、それぞれ加算器、遅延素子、係数乗
算器、D/A変換器である。
第２図、第３図で動作を説明する。第２図において減算
器Ａは入力信号ａと予測値ｂの差信号εを得る。この差
信号εはA/D変換器Ｂによりディジタルデータに変換さ
れる。ディジタル化されたデータ はサンプリング速度wで、書き込みアドレスカウンタ
６の示すRAM３のアドレスに書き込まれる。一方、上記
データ は局部復号器2bで再生され、予測値ｂを得る。すなわ
ち、データ は加算器ｃで予測値ｂのディジタル信号 と加算され、遅延素子Ｄで遅延させて係数乗算器Ｅで予
測係数αを乗じ、D/A変換器Ｆでアナログ信号となり、
次の予測値ｂとなる。入力信号ａと予測値ｂ、および誤
差信号εの関係は第３図に示すとおりである。（ｘは関
数の意味）予測値ｂを求める方法は前記文献に示されて
いるが、第３図に示す方法および第２図に示す構成は、
前置予測(DPCM)と呼ばれ、予測値ｂは以下のアルゴリズ
ムで得られる。
器Ａは入力信号ａと予測値ｂの差信号εを得る。この差
信号εはA/D変換器Ｂによりディジタルデータに変換さ
れる。ディジタル化されたデータ はサンプリング速度wで、書き込みアドレスカウンタ
６の示すRAM３のアドレスに書き込まれる。一方、上記
データ は局部復号器2bで再生され、予測値ｂを得る。すなわ
ち、データ は加算器ｃで予測値ｂのディジタル信号 と加算され、遅延素子Ｄで遅延させて係数乗算器Ｅで予
測係数αを乗じ、D/A変換器Ｆでアナログ信号となり、
次の予測値ｂとなる。入力信号ａと予測値ｂ、および誤
差信号εの関係は第３図に示すとおりである。（ｘは関
数の意味）予測値ｂを求める方法は前記文献に示されて
いるが、第３図に示す方法および第２図に示す構成は、
前置予測(DPCM)と呼ばれ、予測値ｂは以下のアルゴリズ
ムで得られる。
ディジタル化された誤差信号を 再生されたディジタル信号 とすると となる。ここでαは予測係数と呼ばれ０＜α≦１の値を
とる。α＝１の場合は完全積分型、０＜α＜１の場合は
洩れ積分型と呼ばれる。再生されたディジタル信号 はD/A変換器Ｆによりアナログ信号に変換され予測値ｂ
を得る。
とる。α＝１の場合は完全積分型、０＜α＜１の場合は
洩れ積分型と呼ばれる。再生されたディジタル信号 はD/A変換器Ｆによりアナログ信号に変換され予測値ｂ
を得る。
一方RAM３に書き込まれた誤差信号 は読み出し周波数Rで読み出され、局部復号器2bとま
ったく同じ構成によりなる復号器4aにより原信号ａをピ
ッチ変換したアナログ信号ｄに再生される。すなわち、
読み出された信号 は加算器C1で予測値 と加算され、D/A変換器F1で入力信号ａをピッチ変換し
たアナログ信号ｄとなる。また、この加算された信号は
遅延素子Ｄ１で遅延させて係数乗算器Ｅ１で予測係数α
を乗じ、次の予測値 として加算器C1に送られ次の信号 に加算される。このアナログ信号ｄは最終的にはL.P.F
５を通り不要成分を除去したのち出力する。書き込み周
波数Wと、読み出し周波数Rの相対値を変えることに
よりピッチ変換された信号が得られることは明らかであ
る。このとき信号の不連続点を防止する処理が必要であ
るが、前特願昭59-015365号で示した方法で可能であ
る。
ったく同じ構成によりなる復号器4aにより原信号ａをピ
ッチ変換したアナログ信号ｄに再生される。すなわち、
読み出された信号 は加算器C1で予測値 と加算され、D/A変換器F1で入力信号ａをピッチ変換し
たアナログ信号ｄとなる。また、この加算された信号は
遅延素子Ｄ１で遅延させて係数乗算器Ｅ１で予測係数α
を乗じ、次の予測値 として加算器C1に送られ次の信号 に加算される。このアナログ信号ｄは最終的にはL.P.F
５を通り不要成分を除去したのち出力する。書き込み周
波数Wと、読み出し周波数Rの相対値を変えることに
よりピッチ変換された信号が得られることは明らかであ
る。このとき信号の不連続点を防止する処理が必要であ
るが、前特願昭59-015365号で示した方法で可能であ
る。
前記特願昭59-015365号の方法を適用した例を第４図、
第５図に示す。第４図は予測係数α＝１としたときの波
形であり４−(a)が誤差信号、４−(b)が不連続点を処理
した後の再生波形である。α＝１の場合は処理後の波形
にDCオフセットが生じる場合がある。第４図では図中に
示す４−(c)のオフセットが生じている。このDCオフセ
ットは不連続点の処理ごとに生じる可能性があり累積加
算され、ダイナミックレンジをオーバーする恐れがあ
る。
第５図に示す。第４図は予測係数α＝１としたときの波
形であり４−(a)が誤差信号、４−(b)が不連続点を処理
した後の再生波形である。α＝１の場合は処理後の波形
にDCオフセットが生じる場合がある。第４図では図中に
示す４−(c)のオフセットが生じている。このDCオフセ
ットは不連続点の処理ごとに生じる可能性があり累積加
算され、ダイナミックレンジをオーバーする恐れがあ
る。
このような欠点を解決するには、予測係数αを１より小
に設定すればよく以下にその例を示す。
に設定すればよく以下にその例を示す。
第５図はα＝0.95とした場合であり５−(a)が誤差信
号、５−(b)が不連続点を処理した後の再生波形であ
る。この場合は第４図に示されるDCオフセットは発生せ
ず良好な再生波形が得られる。
号、５−(b)が不連続点を処理した後の再生波形であ
る。この場合は第４図に示されるDCオフセットは発生せ
ず良好な再生波形が得られる。
本例においては、符号器、復号器をハイブリッド型で示
したが、全ディジタル型においてもまったく同様な効果
が得られる。
したが、全ディジタル型においてもまったく同様な効果
が得られる。
第２図(ロ)はアナログ型の符号器2aを示すものでディジ
タル化した誤差信号 をD/A変換器F2でアナログ信号に戻し、これを積分器F3
で積算し、係数乗算器E2でαを乗じて減算器A1に次の予
測値ｂとして送るものである。
タル化した誤差信号 をD/A変換器F2でアナログ信号に戻し、これを積分器F3
で積算し、係数乗算器E2でαを乗じて減算器A1に次の予
測値ｂとして送るものである。
第２図(ハ)はディジタル型の符号器2cを示すもので、入
力信号ａをA/D変換器B1でディジタル化して減算器A2に
入り、誤差信号 を加算器C2で予測値 と加算し、遅延素子D2で遅延させ、係数乗算器Ｅ３でα
を乗じて減算器A2に次に予測値 として送るものである。
力信号ａをA/D変換器B1でディジタル化して減算器A2に
入り、誤差信号 を加算器C2で予測値 と加算し、遅延素子D2で遅延させ、係数乗算器Ｅ３でα
を乗じて減算器A2に次に予測値 として送るものである。
第６図に不連続点処理部を含めた本発明の一実施例のブ
ロック図を示す。
ロック図を示す。
第６図において第７図(a)(イ)示の入力信号ａは帯域制限
するためのローパスフィルタ１を通り、その帯域制限さ
れた信号が符号器2aへ入り、そこでサンプリングタイム
t1で分割され差信号εを計算してディジタル信号 に変換される。そのディジタル信号 はクロック周波数wでカウントされる書き込みアドレ
スカウンタ６の出力アドレスＷＡに従って随時RAM３に
書き込まれ、このRAM３に書き込まれたデータはクロッ
ク周波数Rでカウントされる読み出しアドレスカウン
タ７のアドレスＲＡに従って随時RAM３から読み出され
る。そして読み出しアドレスＲＡと書き込みアドレスＷ
Ａとが接近していない時、つまり接続点の信号処理をす
る必要のないときは、そのRAM３の出力信号はマルチ
プレクサ(C)９を通って復号器4aに入り、最終段のロー
パスフィルタ５を通り、アナログ信号ｄとなり入力信号
ａを上記周波数WとRの比、つまりW／Rのピッチ
変換率に変換した最終出力が得られる。例えばW＞R
のピッチ変換率に変換した最終出力が得られる。例えば
W＞Rのときは入力信号ａは第７図(a)(ロ)示のように
低周波にピッチ変換され、またW＜Rのときは入力信
号ａは第７図(a)(ハ)示のように周波数にピッチ変換され
る。
するためのローパスフィルタ１を通り、その帯域制限さ
れた信号が符号器2aへ入り、そこでサンプリングタイム
t1で分割され差信号εを計算してディジタル信号 に変換される。そのディジタル信号 はクロック周波数wでカウントされる書き込みアドレ
スカウンタ６の出力アドレスＷＡに従って随時RAM３に
書き込まれ、このRAM３に書き込まれたデータはクロッ
ク周波数Rでカウントされる読み出しアドレスカウン
タ７のアドレスＲＡに従って随時RAM３から読み出され
る。そして読み出しアドレスＲＡと書き込みアドレスＷ
Ａとが接近していない時、つまり接続点の信号処理をす
る必要のないときは、そのRAM３の出力信号はマルチ
プレクサ(C)９を通って復号器4aに入り、最終段のロー
パスフィルタ５を通り、アナログ信号ｄとなり入力信号
ａを上記周波数WとRの比、つまりW／Rのピッチ
変換率に変換した最終出力が得られる。例えばW＞R
のピッチ変換率に変換した最終出力が得られる。例えば
W＞Rのときは入力信号ａは第７図(a)(ロ)示のように
低周波にピッチ変換され、またW＜Rのときは入力信
号ａは第７図(a)(ハ)示のように周波数にピッチ変換され
る。
さて、第７図(b)の円周上をRAM３のアドレスにたとえ、
今R＞Wとし読み出しアドレスＲＡ、書き込みアドレ
スＷＡともに右回り（時計方向）に動いているとし、こ
こで読み出しアドレスＲＡと、書き込みアドレスＷＡと
の差が縮まってきた場合のことを考えてみる。両アドレ
ス差が縮まってきたら、信号に対してフェード処理を行
なうもので、前記したように処理されるデータの個数は
どのピッチ変換率においても同数であり、例えばこれを
1000データとする。そしてこの1000データ分の信号の処
理は、読み出しと書き込みのアドレス差が縮まってきて
両アドレスが一致する直前において完了していなければ
ならない。そこでどのピッチ交換率においても、アドレ
スが一致する直前において信号処理が完了するように、
どのくらいのアドレス差になったら信号処理を開始すれ
ばよいかを、各ピッチ交換率に対して求めて、この情報
をアドレス差設定器15にもたせておく。したがって、こ
のアドレス差設定器15は、周波数W，Rの情報をもら
い、そのときのピッチ変換率に応じた信号処理開始時の
アドレス差情報S1を出力する。またアドレス差算出器16
は、書き込みアドレスと読み出しアドレスとのアドレス
差情報S2を随時算出しており、アドレス差算出器16アド
レス差設定器15との出力データの一致を、一致検出器19
が検出し、その一致検出信号S3が信号処理用タイミング
・ジエネレータ21へ送られる。
今R＞Wとし読み出しアドレスＲＡ、書き込みアドレ
スＷＡともに右回り（時計方向）に動いているとし、こ
こで読み出しアドレスＲＡと、書き込みアドレスＷＡと
の差が縮まってきた場合のことを考えてみる。両アドレ
ス差が縮まってきたら、信号に対してフェード処理を行
なうもので、前記したように処理されるデータの個数は
どのピッチ変換率においても同数であり、例えばこれを
1000データとする。そしてこの1000データ分の信号の処
理は、読み出しと書き込みのアドレス差が縮まってきて
両アドレスが一致する直前において完了していなければ
ならない。そこでどのピッチ交換率においても、アドレ
スが一致する直前において信号処理が完了するように、
どのくらいのアドレス差になったら信号処理を開始すれ
ばよいかを、各ピッチ交換率に対して求めて、この情報
をアドレス差設定器15にもたせておく。したがって、こ
のアドレス差設定器15は、周波数W，Rの情報をもら
い、そのときのピッチ変換率に応じた信号処理開始時の
アドレス差情報S1を出力する。またアドレス差算出器16
は、書き込みアドレスと読み出しアドレスとのアドレス
差情報S2を随時算出しており、アドレス差算出器16アド
レス差設定器15との出力データの一致を、一致検出器19
が検出し、その一致検出信号S3が信号処理用タイミング
・ジエネレータ21へ送られる。
これらの様子を第７図(b)において説明すると、今読み
出しアドレスＲＡ、書き込みアドレスＷＡがそれぞれ図
の位置にあるとし、処理データ数をb1、また今の読み出
しアドレス周波数と書き込みアドレス周波数の関係か
ら、処理開始時アドレス差がアドレス差設定器15からa1
と指定されたとする。つまり、読み出しアドレスＲＡが
図の位置にきたとき、アドレス差算出器16がa1の値を出
力し、一致検出器19においてアドレス差設定器15とアド
レス差検出器16の出力が一致したのを検出し信号処理が
開始され、b1の区間内においてその信号の処理が行なわ
れる。このようなことにより、読み出しアドレスと書き
込みアドレスとが一致する以前において信号処理が完了
する。
出しアドレスＲＡ、書き込みアドレスＷＡがそれぞれ図
の位置にあるとし、処理データ数をb1、また今の読み出
しアドレス周波数と書き込みアドレス周波数の関係か
ら、処理開始時アドレス差がアドレス差設定器15からa1
と指定されたとする。つまり、読み出しアドレスＲＡが
図の位置にきたとき、アドレス差算出器16がa1の値を出
力し、一致検出器19においてアドレス差設定器15とアド
レス差検出器16の出力が一致したのを検出し信号処理が
開始され、b1の区間内においてその信号の処理が行なわ
れる。このようなことにより、読み出しアドレスと書き
込みアドレスとが一致する以前において信号処理が完了
する。
さて、実際の信号処理の内容を説明すると、信号処理が
開始するとき信号S3によりまず信号処理用タイミングジ
ェネレータ21の信号Soが発生してマルチプレクサ(B)13
は切換わり、読み出しアドレスＲＡで読み出されるデー
タと、その読み出しアドレスＲＡがジャンプする先のデ
ータとの二つのデータを同時に読み出していくようにす
る。第７図(b)において、そのジャンプ先がＪ点と記さ
れている所とする。このジャンプ先Ｊ点は信号処理開始
時点における書き込みアドレスＷＡの位置より先の位置
であればよく、例えば(b)示のようにRAM３上の読み出し
アドレス位置の正反対面側のＪ点の場所にジャンプ先が
位置するようにする。よって、ジャンプ先と読み出しア
ドレスＲＡとのアドレス差がα1とすると、その時々の
読み出しアドレスＲＡに随時α1を加算すればジャンプ
先アドレスが求まり、読み出しアドレスＲＡがＩの範囲
で動くときに、そのジャンプ先アドレスはIIの範囲で動
く。そして定数加算器17はそのα1を読み出しアドレス
ＲＡに加算する。すなわち、第６図においてまず読み出
しアドレスカウンタ７の出力アドレスＲＡがマルチプレ
クサ(B)13，(A)12を通りRAM３へ入力され、そのアドレ
ス上のデータ がRAM３から読み出されラッチ回路Ｉ4bにラチされる。
次に、その読み出しアドレスカウンタ７の出力にα1を
加算したアドレスＲＡα1が定数加算器17から出力され
同様にしてそのアドレス上のデータ がRAM3から読み出され、ラッチ回路II5bにラッチされ
る。このように信号処理が開始されると第７図(b)にお
ける範囲Ｉのアドレス上のデータと、範囲IIのアドレス
上のデータと、範囲IIのアドレス上のデータが同時に読
み出されていく。ところで、その時に読み出されたデー
タを第７図(c)の波形とし、範囲Ｉの部分で読み出され
たデータＩεは実線の波形，範囲IIの部分で読み出され
たデータIIεは点線の波形とする。その二つの波形に対
して第７図(e)のＩの波形に対しては第７図(d)の減少す
るフェードアウト関数Ia，IIの波形に対しては第７図
(d)の増加するフェードイン関数IIaをそれぞれアドレス
b1の期間において掛け合わせ、その後でその結果を加算
したものを期間b1の出力とするように信号処理を行な
う。すなわち関数Iaは１で始まりＯで終る減少関数、関
数IIaはＯから始まり１で終る増加関数で、これよりフ
ェードイン、フェードアウトを行なう。例えば、今第７
図(c)，(d)において読み出しアドレスＲＡがt10の位置
にきているとすると、その読み出しアドレスＲＡで読み
出されたポイントのデータｇと、その読み出しアドレス
ＲＡα１を加算したアドレスで読み出されたポイントの
データｈが、まずそれぞれラッチ回路Ｉ4b，ラッチ回路
II5bにラッチされる。またその時、信号処理用タイミン
グジェネレータ21の信号S4により関数の値（(d)図にお
けるｉとｊ）がそれぞれ係数設定器20から発生し、乗算
器Ｉ6a，II7aへ与えられ、この乗算器Ｉ6aにおいては、
ラッチ回路Ｉ４の出力、すなわちそのポイントのデータ
ｇと、係数設定器20から与えられた関数値ｉを掛け合わ
せた信号g1を出力する。また乗算器II7aにおいては、ラ
ッチ回路II５の出力すなわちそのポイントのデータｈ
と、係数設定器20から与えられた関数値ｊを掛け合わせ
た信号hjを出力する。そしてその乗算器Ｉ6a，II7aの出
力を加算器８で加算し、その加算器８の出力データS5を
t10時における最終出力とし、この出力データS5はマル
チピレクサ(C)９を通って復号器4aへ入力される。
開始するとき信号S3によりまず信号処理用タイミングジ
ェネレータ21の信号Soが発生してマルチプレクサ(B)13
は切換わり、読み出しアドレスＲＡで読み出されるデー
タと、その読み出しアドレスＲＡがジャンプする先のデ
ータとの二つのデータを同時に読み出していくようにす
る。第７図(b)において、そのジャンプ先がＪ点と記さ
れている所とする。このジャンプ先Ｊ点は信号処理開始
時点における書き込みアドレスＷＡの位置より先の位置
であればよく、例えば(b)示のようにRAM３上の読み出し
アドレス位置の正反対面側のＪ点の場所にジャンプ先が
位置するようにする。よって、ジャンプ先と読み出しア
ドレスＲＡとのアドレス差がα1とすると、その時々の
読み出しアドレスＲＡに随時α1を加算すればジャンプ
先アドレスが求まり、読み出しアドレスＲＡがＩの範囲
で動くときに、そのジャンプ先アドレスはIIの範囲で動
く。そして定数加算器17はそのα1を読み出しアドレス
ＲＡに加算する。すなわち、第６図においてまず読み出
しアドレスカウンタ７の出力アドレスＲＡがマルチプレ
クサ(B)13，(A)12を通りRAM３へ入力され、そのアドレ
ス上のデータ がRAM３から読み出されラッチ回路Ｉ4bにラチされる。
次に、その読み出しアドレスカウンタ７の出力にα1を
加算したアドレスＲＡα1が定数加算器17から出力され
同様にしてそのアドレス上のデータ がRAM3から読み出され、ラッチ回路II5bにラッチされ
る。このように信号処理が開始されると第７図(b)にお
ける範囲Ｉのアドレス上のデータと、範囲IIのアドレス
上のデータと、範囲IIのアドレス上のデータが同時に読
み出されていく。ところで、その時に読み出されたデー
タを第７図(c)の波形とし、範囲Ｉの部分で読み出され
たデータＩεは実線の波形，範囲IIの部分で読み出され
たデータIIεは点線の波形とする。その二つの波形に対
して第７図(e)のＩの波形に対しては第７図(d)の減少す
るフェードアウト関数Ia，IIの波形に対しては第７図
(d)の増加するフェードイン関数IIaをそれぞれアドレス
b1の期間において掛け合わせ、その後でその結果を加算
したものを期間b1の出力とするように信号処理を行な
う。すなわち関数Iaは１で始まりＯで終る減少関数、関
数IIaはＯから始まり１で終る増加関数で、これよりフ
ェードイン、フェードアウトを行なう。例えば、今第７
図(c)，(d)において読み出しアドレスＲＡがt10の位置
にきているとすると、その読み出しアドレスＲＡで読み
出されたポイントのデータｇと、その読み出しアドレス
ＲＡα１を加算したアドレスで読み出されたポイントの
データｈが、まずそれぞれラッチ回路Ｉ4b，ラッチ回路
II5bにラッチされる。またその時、信号処理用タイミン
グジェネレータ21の信号S4により関数の値（(d)図にお
けるｉとｊ）がそれぞれ係数設定器20から発生し、乗算
器Ｉ6a，II7aへ与えられ、この乗算器Ｉ6aにおいては、
ラッチ回路Ｉ４の出力、すなわちそのポイントのデータ
ｇと、係数設定器20から与えられた関数値ｉを掛け合わ
せた信号g1を出力する。また乗算器II7aにおいては、ラ
ッチ回路II５の出力すなわちそのポイントのデータｈ
と、係数設定器20から与えられた関数値ｊを掛け合わせ
た信号hjを出力する。そしてその乗算器Ｉ6a，II7aの出
力を加算器８で加算し、その加算器８の出力データS5を
t10時における最終出力とし、この出力データS5はマル
チピレクサ(C)９を通って復号器4aへ入力される。
このようにして、区間b1において常に一定の1000データ
分がフェード処理を施され、1000データ分のフェード処
理が終了し、第７図(b)において読み出しアドレスRAが
１点X1の位置にきたときに、定数加算器17は信号S6によ
りそのα１値を読み出しアドレスカウンタ７にロード
し、読み出しアドレスカウンタ７のアドレス値をそのと
きの読み出しアドレスＲｄ＋α１のアドレス、すなわち
点Ｘ２にプリセットし、読み出しアドレスカウンタ７は
点X2へジャンプし、そこからRAM３上のデータc1を読み
出す。そして信号処置用タイミングジェネレータ21の信
号S7よりマルチプレクサ(C)９は再び読み出しアドレス
と書き込みアドレスとのアドレス差がa1になるまでRAM
３の出力をそのままD/A変換器の入力とするように切り
換わり、読み出しアドレスで読み出されているデータS6
がそのまま復号器4aに送られる。
分がフェード処理を施され、1000データ分のフェード処
理が終了し、第７図(b)において読み出しアドレスRAが
１点X1の位置にきたときに、定数加算器17は信号S6によ
りそのα１値を読み出しアドレスカウンタ７にロード
し、読み出しアドレスカウンタ７のアドレス値をそのと
きの読み出しアドレスＲｄ＋α１のアドレス、すなわち
点Ｘ２にプリセットし、読み出しアドレスカウンタ７は
点X2へジャンプし、そこからRAM３上のデータc1を読み
出す。そして信号処置用タイミングジェネレータ21の信
号S7よりマルチプレクサ(C)９は再び読み出しアドレス
と書き込みアドレスとのアドレス差がa1になるまでRAM
３の出力をそのままD/A変換器の入力とするように切り
換わり、読み出しアドレスで読み出されているデータS6
がそのまま復号器4aに送られる。
上記データS5，S8は復号器4aで入力信号ａをピッチ変換
したアナログ信号ｄとなり、ローパスフィルタ１を通し
て出力されるものである。
したアナログ信号ｄとなり、ローパスフィルタ１を通し
て出力されるものである。
これまでの説明はR＞Wについて行なったが、W＞
Rの場合も同様に構成できる。
Rの場合も同様に構成できる。
なお、上記実施例では第７図(d)のフェード関数をデー
タに掛け合わせるとき、乗算器を用いて行なったが、こ
のような計算は乗算器を用いずにデータのビット・シフ
トを応用して行なってもよい。
タに掛け合わせるとき、乗算器を用いて行なったが、こ
のような計算は乗算器を用いずにデータのビット・シフ
トを応用して行なってもよい。
以上のようにして、RAM３上において読み出しアドレス
周波数と、書き込みアドレス周波数との比を変えること
によりピッチ変換を行ない、それに伴って生じる信号の
不連続点を、今読み出しアドレスで読み出されているデ
ータとそのジャンプ先データとの一方と他方にそれぞれ
減少関数、増加関数を掛け合わせてフェードアウト、フ
ェードインさせ、その後でその二つのデータを加算しそ
れを出力とすることにより、クリックノイズの発生を防
止した良好なピッチ変換された信号が得られるものであ
る。
周波数と、書き込みアドレス周波数との比を変えること
によりピッチ変換を行ない、それに伴って生じる信号の
不連続点を、今読み出しアドレスで読み出されているデ
ータとそのジャンプ先データとの一方と他方にそれぞれ
減少関数、増加関数を掛け合わせてフェードアウト、フ
ェードインさせ、その後でその二つのデータを加算しそ
れを出力とすることにより、クリックノイズの発生を防
止した良好なピッチ変換された信号が得られるものであ
る。
上記装置において、入力信号ａはその予測値との差分の
差信号εのみが符号化されているので、RAM３に貯える
差信号のダイナミックレンジは入力信号ａのダイナミッ
クレンジに対し小さくなり、その差信号εのビット数す
なわちデータ長を減らすことができる。
差信号εのみが符号化されているので、RAM３に貯える
差信号のダイナミックレンジは入力信号ａのダイナミッ
クレンジに対し小さくなり、その差信号εのビット数す
なわちデータ長を減らすことができる。
而して本発明によれば、入力信号をその予測値との差分
を符号化してRAMに貯えているので、その貯えるディジ
タル信号のダイナミックレンジを小さくでき、したがっ
てそのデータのビット数を小さくできるので、具体的回
路を構成するにあたり各素子ゲート数の削減が可能とな
り、よって安価な装置を提供できる。
を符号化してRAMに貯えているので、その貯えるディジ
タル信号のダイナミックレンジを小さくでき、したがっ
てそのデータのビット数を小さくできるので、具体的回
路を構成するにあたり各素子ゲート数の削減が可能とな
り、よって安価な装置を提供できる。
また本発明によれば、上記符号化の際予測係数を１より
小なる適当な値に設定することにより、誤差累積を防止
できRAMに貯えるディジタル信号のダイナミックレンジ
のオーバーを防止できるものである。
小なる適当な値に設定することにより、誤差累積を防止
できRAMに貯えるディジタル信号のダイナミックレンジ
のオーバーを防止できるものである。
第１図は従来のピッチ変換器の構成を示すブロック図、
第２図(イ)は本発明の一実施例によるピッチ変換器の構
成を示すブロック図、(ロ)，(ハ)はその符号器の他の２件
を示すブロック図、第３図は本発明におけるDPCMの原理
を示すグラフ図、第４図は予測係数の１の場合の不連続
点処理波形を示すグラフ、第５図は予測係数0.95の場合
の不連続点処理波形を示すグラフ、第６図は本発明の他
の実施例によるピッチ変換器のブロック図、第７図(a)
はそのピッチ変換する信号とピッチ変換した信号を示す
グラフ、(b)，(c)，(d)はその原理及び動作を示す説明
図である。 ３……ランダムアクセスメモリ(RAM)、ａ……入力信
号、ｂ……予測値、ε……差分、2a，2b，2c……符号
器、ｄ……アナログ信号、4a……復号器、W……書き
込み周波数、R……読み出し周波数、α……予測係
数、Ｊ……メモリ上の他の場所、Ia……減少関数、IIa
……増加関数。
第２図(イ)は本発明の一実施例によるピッチ変換器の構
成を示すブロック図、(ロ)，(ハ)はその符号器の他の２件
を示すブロック図、第３図は本発明におけるDPCMの原理
を示すグラフ図、第４図は予測係数の１の場合の不連続
点処理波形を示すグラフ、第５図は予測係数0.95の場合
の不連続点処理波形を示すグラフ、第６図は本発明の他
の実施例によるピッチ変換器のブロック図、第７図(a)
はそのピッチ変換する信号とピッチ変換した信号を示す
グラフ、(b)，(c)，(d)はその原理及び動作を示す説明
図である。 ３……ランダムアクセスメモリ(RAM)、ａ……入力信
号、ｂ……予測値、ε……差分、2a，2b，2c……符号
器、ｄ……アナログ信号、4a……復号器、W……書き
込み周波数、R……読み出し周波数、α……予測係
数、Ｊ……メモリ上の他の場所、Ia……減少関数、IIa
……増加関数。
Claims (3)
- 【請求項１】入力信号と予測値の差分を符号化する符号
器と、符号化されたディジタル信号を一時貯えるランダ
ムアクセスメモリと、前記メモリから読み出したディジ
タル信号をアナログ信号に変換する復号器と、上記メモ
リへの書き込み周波数と読み出し周波数の比を変えるピ
ッチ変換手段より構成されるピッチ変換器において、符
号器、復合器における入力信号より予測値を求めると
き、その予測係数を１より小かつ０より大なる値に設定
することを特徴とするピッチ変換器。 - 【請求項２】ピッチ変換時に生ずる信号の不連続点の処
理において、メモリ上で書き込みアドレスと読み出しア
ドレスが接近したとき、読み出しアドレスをメモリ上の
他の場所へとジャンプさせ、このとき一方をフェードア
ウト、一方をフェードインするように、現在読み出しア
ドレスで示されているデータとジャンプ先のデータにそ
れぞれ１で始まり０で終る減少関数と、０で始まり１で
終る増加関数をかけ合わせ、その後、ふたつのデータを
加算したものをジャンプする際の出力データとすること
を特徴とする特許請求の範囲第１項記載のピッチ変換
器。 - 【請求項３】ピッチ変換時に生ずる信号の不連続点の処
理において、第２項記載の手段と、読み出しアドレスの
ジャンプ先をジャンプするごとに異なったアドレスへジ
ャンプするようにランダム化することを特徴とする特許
請求の範囲第１項記載のピッチ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59085677A JPH067356B2 (ja) | 1984-04-26 | 1984-04-26 | ピツチ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59085677A JPH067356B2 (ja) | 1984-04-26 | 1984-04-26 | ピツチ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60229289A JPS60229289A (ja) | 1985-11-14 |
| JPH067356B2 true JPH067356B2 (ja) | 1994-01-26 |
Family
ID=13865461
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59085677A Expired - Lifetime JPH067356B2 (ja) | 1984-04-26 | 1984-04-26 | ピツチ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH067356B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07114367B2 (ja) * | 1988-12-27 | 1995-12-06 | 三菱電機株式会社 | 信号処理装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58162996A (ja) * | 1982-03-19 | 1983-09-27 | 三洋電機株式会社 | 音声合成装置 |
| JPS6042480B2 (ja) * | 1982-04-14 | 1985-09-21 | 日本電気株式会社 | 適応性予測形差分符号化方法 |
| JPS58182700A (ja) * | 1982-04-20 | 1983-10-25 | 三洋電機株式会社 | 時間軸圧縮伸長装置 |
| JPS58223196A (ja) * | 1982-06-21 | 1983-12-24 | リコーエレメックス株式会社 | 時間軸変換装置 |
-
1984
- 1984-04-26 JP JP59085677A patent/JPH067356B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60229289A (ja) | 1985-11-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |