JPH0675248A

JPH0675248A - アクティブマトリクス基板

Info

Publication number: JPH0675248A
Application number: JP28046492A
Authority: JP
Inventors: Masumitsu Ino; 益充猪野
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1992-06-30
Filing date: 1992-09-25
Publication date: 1994-03-18

Abstract

(57)【要約】【目的】アクティブマトリクス基板に形成される補助
容量素子の大容量化を図る。【構成】アクティブマトリクス基板は、マトリクス状
に配列された画素電極とこの画素電極に接続された薄膜
トランジスタと前記薄膜トランジスタを介して電荷を保
持する為の補助容量とを備えている。この補助容量１
は、基板主表面に形成された複数の凸部又は凹部を有す
る非平面領域に設けられている。具体的には、この補助
容量１は、アクティブマトリクス基板の主表面５に形成
された２個以上のトレンチ凹部あるいはトレンチセル２
に設けられている。補助容量１は、各々のトレンチセル
２の内壁に沿って形成された第１の電極層４と、この第
１の電極層４上に形成された誘電膜と、この誘電膜上に
形成された第２の電極層６とから構成されている。トレ
ンチセル２は隔壁３によって細分化された集合体を構成
している。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は画素電極、薄膜トランジ
スタ、補助容量等が集積的に形成されたアクティブマト
リクス基板に関する。かかる構成を有する基板は例えば
アクティブマトリクス型液晶表示装置の駆動基板に用い
られる。より詳しくは、補助容量素子の高容量化技術に
関する。

【０００２】

【従来の技術】本発明の背景を明らかにする為に、図１
０に一般的なアクティブマトリクス型液晶表示装置の等
価回路を示す。互いに直交配列されたｍ本のゲート線
（Ｇ１，Ｇ２，…，Ｇｍ）とｎ本の信号線（Ｓ１，Ｓ
２，…，Ｓｎ）の交点に薄膜トランジスタ１０１、補助
容量１０２、及び画素電極を含む液晶セル１０３が形成
されている。ゲート線（Ｇ１，Ｇ２，…，Ｇｍ）にはパ
ルス幅が一水平走査期間に設定されている走査信号が順
次印加される。１本のゲート線が選択されている期間内
に、サンプリングされた画像信号が信号線Ｓ１，Ｓ２，
…，Ｓｎに順次ホールドされ、その直後夫々の画素電極
に書き込まれる。画素電極に書き込まれた画像信号は液
晶セル１０３及び補助容量１０２によって１フィールド
期間保持され、次のフィールドで反対極性の画像信号に
書き換えられる。

【０００３】個々の液晶セル１０３が有する画素容量は
大きい程、画素電位の保持を確実に行なう事ができるの
で輝度ムラが生ぜず一定の表示品質を確保できる。従っ
て、画素電極面積が大きい場合（例えば２００μｍ角以
上）には特に補助容量を設ける必要はない。しかしなが
ら、小型の表示装置において画素を高精細化あるいは微
細化した場合には、画素電極面積が顕著に小さくなるの
で（例えば１００μｍ角以下）画素容量を補う為の補助
容量が必要不可欠となる。一般に、画像信号の安定した
サンプリングホールドを行なう為には、補助容量は画素
容量の５倍程度の大きさである事が要求される。この補
助容量は一般にＭＯＳ構造を有し基板平面上に形成され
る。必要な容量を確保する為には電極面積を大きくする
必要があり、画素を微細化した場合容量電極の占める割
合が高くなる為、開口率（表示面積に占める画素面積の
割合）が低下する。特に、画素面積が５０μｍ角以下の
場合には、補助容量の為に開口率が極端に悪くなるとい
う欠点がある。

【０００４】この対応策として、例えば特開平１−８１
２６２号公報には所謂トレンチ型の補助容量を用いた改
良例が示されている。図１１を参照してこの例を簡潔に
説明する。石英基板１０４の表面には溝あるいはトレン
チ１０５が形成されている。トレンチ１０５の内壁には
順に第１の電極層１０６、誘電膜１０７、第２の電極層
１０８が堆積されており所謂トレンチ容量素子１０９を
形成する。図から明らかな様に、トレンチ１０５の平面
的な開口面積に比べて、一対の電極層１０６，１０８の
有効面積が大きくなっており、素子寸法を大きくする事
なく容量値のみを増加できる。従って、かかるトレンチ
型容量素子１０９を用いた場合には、表示面に占める割
合を小さく抑える事ができるので、画素を高精細化した
場合にも所定の開口率を達成できる。一方、薄膜トラン
ジスタ１１０はプレーナ型であり、半導体領域を構成す
るポリシリコン薄膜１１１の上に形成されている。半導
体領域の上には二層のゲート絶縁膜１１２，１１３を介
してゲート電極１１４が形成されているとともに、層間
絶縁膜１１５を介して画素電極１１６が薄膜トランジス
タ１１０のドレイン領域に電気接続している。又、薄膜
トランジスタ１１０のソース領域には個々の信号ライン
に接続する金属配線１１７が設けられている。これらの
積層構造の最上部にはパッシベーション膜１１８が被覆
されている。

【０００５】

【発明が解決しようとする課題】図１２にトレンチ容量
素子１０９の模式的な構造を示す。トレンチ１０５の内
壁及び底面は第１の電極層１０６により被覆されてい
る。この第１の電極層１０６はトレンチの開口１１９か
ら基板の主表面にまで連続して延設されている。誘電膜
（図示せず）を介して第２の電極層１０８が重ねられて
おりトレンチ１０５の内部を充填している。なお、図を
見易くする為に、第２の電極層１０８の中央部を省いて
示してある。トレンチ１０５の開口面積に比べ第１の電
極層１０６の被覆面積は増大しており容量値の改善が図
られる。しかしながら、トレンチ１０５の内部空間は第
２の電極層１０８の構成材料が充填されているだけであ
り、空間利用効率の観点からすると未だ不十分であると
いう課題がある。前述した様に、補助容量を高くすれば
する程画素の画像信号保持能力が改善され輝度ムラのな
い均一な表示が得られる。

【０００６】

【課題を解決するための手段】上述した従来の技術の課
題に鑑み、本発明は補助容量値の一層の増加を図る事を
目的とする。さらに、高容量化の結果として補助容量素
子の平面寸法を縮小し開口率の向上を図る事を目的とす
る。かかる目的を達成する為に以下の手段を講じた。即
ち、本発明は基本的に、マトリクス状に配列された画素
電極とこの画素電極に接続された薄膜トランジスタと前
記薄膜トランジスタを介して電荷を保持する為の補助容
量とを備えたアクティブマトリクス基板に適用される。
本発明の特徴事項として、複数の凸部又は凹部を有する
非平面領域が基板主表面に形成されている。そして補助
容量が、該非平面領域に形成された第１の電極層と、こ
の第１の電極層上に形成された誘電膜と、この誘電膜上
に形成された第２の電極層とから構成されている。

【０００７】具体的には、前記非平面領域は異方性エッ
チングにより形成された複数のトレンチ凹部を有する。
この複数のトレンチ凹部は隔壁によって細分化されたト
レンチセルの集合体である。あるいは、前記非球面領域
は等方性エッチングにより形成された複数の球面状凹部
を有する。又は、前記非球面領域は該第１の電極層の結
晶粒異常成長により形成された複数の凸部を有してい
る。

【０００８】補助容量をトレンチ構造とした場合には、
前記薄膜トランジスタも好ましくはトレンチ構造となっ
ている。即ち、補助容量用のトレンチ凹部と同時にアク
ティブマトリクス基板の主表面に形成された別のトレン
チ凹部の内壁に沿って設けられている。具体的には、薄
膜トランジスタは前記第１の電極層と同一材料で形成さ
れた半導体層と、前記第２の電極層と同一材料で形成さ
れたゲート電極と、このゲート電極と半導体層との間に
挟まれたゲート絶縁膜とから構成されている。かかる構
造を有するアクティブマトリクス基板は、例えば液晶表
示装置の駆動基板として用いる事ができる。

【０００９】

【作用】本発明によれば、補助容量が複数の凸部又は凹
部を有する非平面領域に設けられている。従来の様に単
一のトレンチ凹部を利用した構造と異なり、本発明にか
かる非平面領域には可能な限り多数の凹部あるいは凸部
が含まれている。従って、非平面領域における実効表面
積は極めて大きなものとなり補助容量値を顕著に増大化
できる。具体的には、例えば補助容量が隔壁によって細
分化されたトレンチセルの集合体に形成されている。即
ち１本のトレンチの長手方向に沿って所定の間隔で隔壁
を配列しトレンチ空間を細分化している。この為、トレ
ンチの底面部や側壁部に加えて隔壁の表裏両面も第１の
電極層で被覆する事ができ全電極面積が従来に比し顕著
に増加する。なお隔壁を設けた事によりその厚み分だけ
トレンチ側壁面積が犠牲になるが、隔壁厚みを薄くする
事によりこの損失分を補って余りある電極面積の増加が
得られる。この様な隔壁は例えば基板をエッチングする
事によりトレンチと同時に形成する事が可能である。

【００１０】ところで、上記したトレンチセルは一般に
異方性エッチングにより形成される。この異方性エッチ
ングは制御性が問題になる場合があり装置も複雑且つ高
価なものが必要となる。加えて、トレンチセルは急峻な
ステップ形状を有する為電極膜のステップカバレッジが
悪く補助容量内部に欠陥が発生する惧れがある。従っ
て、場合によっては等方性エッチングにより複数の球面
状凹部を設けて非平面領域としても良い。等方性エッチ
ングは異方性エッチングに比べて制御性が良く装置も簡
単なもので良い。又、エッチング形状が曲面となるので
ステップカバレッジの点でも有利である。又、本発明は
凹部に限られるものではなく、逆に複数の凸部を形成し
て非平面領域を設けても良い。この凸部は、例えば第１
の電極層の結晶粒異常成長により形成できる。

【００１１】

【実施例】以下図面を参照して本発明の好適な実施例を
詳細に説明する。図１は本発明にかかる補助容量素子の
一例を示す模式的な斜視図であってトレンチ型に関す
る。トレンチ補助容量素子１は、少なくとも２個以上の
トレンチ凹部あるいはトレンチセル２から構成されてい
る。トレンチセル２は基板の主表面内に異方性エッチン
グで形成されており、互いに隔壁３を介して分離してい
る。換言すると、従来のトレンチを長手方向に沿って隔
壁により細分化した構造を有する。各トレンチセル２の
内壁部及び底面部には第１の電極層４が被覆されてい
る。第１の電極層４の端部は基板の主表面５まで延設さ
れており、個々のトレンチセル２内部に設けられた電極
部分を互いに接続している。主表面５上の第１の電極層
４の上には誘電膜（図示せず）を介して第２の電極層６
が重ねられており、トレンチセル２内部を充填してい
る。なお、図を見易くする為に第２の電極層６の中央部
は図示を省略している。

【００１２】図２にトレンチセルの平面配列形状を示
す。合わせて、比較の為従来のトレンチの開口形状も示
す。図示する様に、従来のトレンチ２０は単一の連続し
た長手開口を有している。後の容量計算の為、開口の幅
寸法をａとし長手寸法をｂとする。

【００１３】一方、本発明においては、複数のトレンチ
セル２が隔壁３を介して長手方向に整列している。個々
のトレンチセル２の内壁及び底面は全て第１の電極層４
により被覆されている。後の容量計算の為、個々のトレ
ンチセル２の平面寸法をｃ，ｄで表わし、隔壁３の厚み
をｅで表わしている。なお、従来例との比較を明らかに
する為に、複数のトレンチセル２は従来のトレンチ２０
の長手寸法ｂに一致する範囲内に設けられている。従っ
て、トレンチセル２の集合体全長はｂで表わされる。な
お、トレンチセル２及びトレンチ２０の深さはともにｈ
である。

【００１４】次に図２において設定した各寸法パラメー
タに基いてトレンチ容量素子の容量値を計算する。先
ず、従来のトレンチ容量素子の容量値Ｃは以下の数式１
により与えられる。

【数１】Ｃ＝（２ａ×ｈ＋２ｂ×ｈ＋ａ×ｂ）×Ｃｉなお数式１中Ｃｉは単位面積当たりの誘電膜の容量値を
示す。括弧で括られた部分の第１項２ａ×ｈはトレンチ
２０の幅方向側壁面積を表わし、第２項２ｂ×ｈは長手
方向側壁面積を表わし、第３項ａ×ｂは底面積寸法を表
わす。

【００１５】一方本発明にかかるトレンチ補助容量素子
の容量値Ｃｔは以下の数式２で与えられる。

【数２】Ｃｔ＝（２ｃ×ｈ＋２ｄ×ｈ＋ｃ×ｄ）×Ｃｉ×ｎ数式２中ｎはトレンチセル２の個数を表わす。括弧で括
られた内の第１項及び第２項２ｃ×ｈ＋２ｄ×ｈは個々
のトレンチセルの内壁面積合計を表わし、第３項ｃ×ｄ
は個々のトレンチセルの底面積寸法を表わす。

【００１６】個々のトレンチセル２の開口寸法ｃと隔壁
の厚みｅと全長ｂとの間には以下に示す数式３で表わさ
れる関係がある。

【数３】ｃ＝（ｂ−ｅ×（ｎ−１））／ｎこの数式３を数式２に代入して整理すると以下の数式４
が得られる。

【数４】Ｃｔ＝（２（ｂ−ｅ×（ｎ−１))／ｎ×ｈ＋２ｄ×ｈ＋ｃ×ｄ）×Ｃｉ×ｎ＝（２（ｂ−ｅ×ｎ−ｅ）／ｎ×ｈ＋２ｄ×ｈ＋ｃ×ｄ）×Ｃｉ×ｎここで個々のトレンチセル２の開口寸法ｄをトレンチ２
０の幅寸法ａと等しく設定すると、上記の数式４は下記
の数式５に変換される。

【数５】Ｃｔ＝（２（ｂ−ｅ×ｎ−ｅ）／ｎ×ｈ＋２ａ×ｈ＋ａ×（ｂ−ｅ×ｎ−ｅ）／ｎ）×Ｃｉ×ｎ＝（２（ｂ−ｅ×ｎ−ｅ）×ｈ＋ａ（ｂ−ｅ×ｎ−ｅ）） ×Ｃｉ＋２ａ×ｈ×Ｃｉ×ｎ数式５から明らかな様に、寸法ａ，ｂ及びｈを一定とす
ると、トレンチ容量Ｃｔは隔壁３の幅ｅに依存している
事が分かる。本発明にかかるトレンチ補助容量素子が従
来のトレンチ補助容量素子に比べて効果的である為には
明らかに以下の数式６を満たす必要がある。

【数６】Ｃ≦Ｃｔ数式６に対して数式１及び数式５を代入し、ｅについて
解くと以下の数式７が得られる。

【数７】２ａｈｎ／（２ｈ（ｎ＋１）＋ａ（ｎ＋１））≧ｅ即ち、数式７で表わされる関係を満たす様に隔壁３の厚
み寸法ｅを設定すれば従来に比し大容量のトレンチ型補
助容量素子を得る事ができる。

【００１７】例えば、ａ＝５μｍ，ｂ＝４０μｍ，ｈ＝
３μｍ，ｅ＝１μｍに設定して、数式５により容量Ｃｔ
を計算すると以下の数式８の様になる。

【数８】Ｃｔ＝（７（４−ｎ）×Ｃｉ＋３０ｎ×Ｃｉ）×１０^-8（Ｆ）ここで、数式８のＣｉの値として５．２×１０^-8Ｆ／cm
²を用い、トレンチ容量Ｃｔを計算すると図１３のグラ
フが得られる。このグラフの縦軸はトレンチ容量を示
し、横軸はトレンチセルの個数ｎを表わしている。この
グラフから明らかな様に、トレンチセルの個数ｎを増や
せば増やす程、即ちトレンチを細分化すればする程トレ
ンチ容量が従来に比し顕著に増大する。

【００１８】次に図３〜図９を参照して本発明にかかる
アクティブマトリクス基板の製造方法を説明する。本例
では補助容量素子に加えて薄膜トランジスタもトレンチ
構造となっている。かかる構造により一層画素開口率が
改善できる。又、トレンチの断面形状はテーパ型になっ
ており、ポリシリコン薄膜の固相成長を容易にしてい
る。先ず、図３はトレンチ凹部の形成及び第１ポリシリ
コンの形成を示す工程図である。この例では、絶縁基板
として石英基板３１を用意する。この石英基板３１の表
面にフォトレジスト膜を塗布して露光現像処理を行ない
パタニングした後、ＨＦとＮＨ₄Ｆの１対６溶液を用い
てウエットエッチングを行ない浅いが略垂直壁を有する
溝３２を形成する。なお、補助容量を形成する左側の溝
３２は１個のみ示されているが、実際には隔壁によって
細分化された複数の溝を同時に形成する。次に、ＣＦ₄
とＯ₂の９５対５混合気体を反応ガスとしてプラズマド
ライエッチングを行ない略テーパ形状を有するトレンチ
凹部３３を形成する。等方的なウエットエッチングと異
なり、プラズマドライエッチングは異方性を有するの
で、プラズマ粒子の加速エネルギーや反応ガスの蒸気圧
等の諸パラメータを適当に設定する事により、所望のテ
ーパ形状を有するトレンチ凹部３３が得られる。本例に
おいては、ウエットエッチングとドライエッチングを組
み合わせてトレンチを形成しているが、場合によっては
石英基板の場合ドライエッチングのみによってテーパ形
状を作る事もできる。次に、石英基板３１の全面に第１
ポリシリコン層３４を堆積する。低圧化学気相成長法
（ＬＰＣＶＤ法）を用い膜厚８００オングストロームで
堆積する。この処理により、基板表面のみならずトレン
チ凹部３３の内壁部にも略均一の膜厚で第１ポリシリコ
ン層３４を形成できる。続いて、第１ポリシリコン層３
４の固相成長処理を行なう為イオン注入によりＳｉ⁺イ
オンを注入する。例えば、３０keV の加速エネルギー
で、ドーズを１×１０¹⁵個／cm²に設定する。あるい
は、Ｓｉ⁺イオンの加速エネルギーを５０keV に設定し
ても良い。この注入処理により、１００オングストロー
ムないし５００オングストロームの平均結晶粒径を有し
ていた第１ポリシリコンは微細化され一旦アモルファス
な状態に近くなる。次に、６２０℃程度で一定時間加熱
処理あるいはアニールを行なう事により再結晶化が起り
５０００オングストローム程度の平均結晶粒径を有する
膜が得られる。この膜は、その結晶構造が単結晶に近い
ので優れた電気特性を有する薄膜トランジスタを作り込
む事ができる。仮に、固相成長処理を行なわないとトラ
ンジスタ周波数特性の悪化は避けられない。最後に、第
１ポリシリコン層３４を所定の形状にパタニングし、薄
膜トランジスタの半導体層３５と補助容量の第１電極３
６とを同時に対応するトレンチ凹部３３に形成する。

【００１９】続いて、図４を参照してゲート絶縁膜の形
成工程を説明する。先ず、第１ポリシリコン層３４の表
面を熱酸化処理して、５００オングストローム程度の膜
厚を有するＳｉＯ₂熱酸化膜３７を形成する。次に、ト
ランジスタの形成されるべき領域をフォトレジスト３８
で部分的に被覆した後、露出した領域に対して砒素陽イ
オン粒子をイオン注入する。この時の条件は例えば加速
エネルギー３０keV でドーズが５×１０¹⁴／cm²であ
る。このイオン注入により補助容量を構成すべき第１電
極３６の低抵抗化を行なう。このイオン注入は熱酸化膜
３７を介して行なわれる。次に、レジスト３８を除去し
た後、熱酸化膜３７の表面にＬＰＣＶＤ法を用いて約３
００オングストロームの膜厚の窒化シリコン膜を堆積す
る。この窒化シリコン膜をさらに熱酸化してその表面に
約２０オングストロームの熱酸化膜を形成する。この様
にして、三層構造を有するゲート絶縁膜３９が形成され
る。三層構造を有する為耐圧性が向上する。

【００２０】次に、図５を参照してトランジスタのゲー
ト電極並びに補助容量の第２電極の形成を説明する。Ｌ
ＰＣＶＤ法を用いておよそ３５００オングストロームの
膜厚で第２ポリシリコン層４０をゲート絶縁膜３９の上
に堆積する。この上に、図示しないが燐のドーピングさ
れたガラス（ＰＳＧ）の膜を堆積する。続いて、加熱処
理を施しＰＳＧ中の燐を第２ポリシリコン層４０に拡散
し低抵抗化を行なう。ＰＳＧを除去した後、所定の形状
を有するゲート電極４１と第２電極４２を形成する。こ
れらの電極はトレンチ凹部３３に各々埋め込まれた形と
なっている。従って、トレンチ凹部の表面は略平坦に加
工する事ができる。このパタニングは、ＣＦ₄とＯ₂の
９５対５混合気体を反応ガスとしてプラズマエッチング
により行なう。なお、ゲート電極４１はトレンチ凹部３
３を通ってゲートラインあるいは走査線に接続されてい
る。一方、第２電極４２もトレンチ凹部３３を通って所
定の共通ラインに接続されている。以上の加工により、
右側のトレンチ凹部３３には第１電極３６、誘電膜ある
いは絶縁膜３４、及び第２電極４２からなるトレンチ型
の補助容量５６が形成できる。細分化されたトレンチ型
であるので、従来の単開口トレンチ型よりも大きな電極
面積を有し容量が増加している。又、トレンチはテーパ
形状を有するので段差部における断線故障等が生じにく
い構造となっている。一方、左側のトレンチ凹部３３に
は、半導体層３５、ゲート絶縁膜３４、ゲート電極４１
からなるトランジスタの基本構造が形成される。同じ
く、トレンチ構造であるので実際の三次元チャネル長に
比べて見掛上の二次元チャネル長を短くでき、トランジ
スタの微細化が達成できるとともに、半導体層３５はテ
ーパ面に沿って形成されているので段切れ故障等の惧れ
が少ない。加えて、平面的に見て半導体層３５は当初略
完全に露出していたので、前述した様に固相成長処理に
おけるＳｉ⁺イオンの注入を略均一に行なう事ができ
る。

【００２１】次に図６を参照して薄膜トランジスタのソ
ース及びドレイン領域形成工程を説明する。先ず、左側
のトレンチ凹部３３の上部をレジスト膜４３で被覆した
後砒素陽イオン粒子をイオン注入し、低濃度にドーピン
グされたドレイン領域（ＬＤＤ）を形成する。この時の
注入条件は加速エネルギーを１６０keV に設定し、ドー
ズを１×１０¹³／cm²に設定する。所謂ＬＤＤ構造は短
チャネル効果を防止する事を目的とする。本例において
は、トランジスタはトレンチ構造を有するので十分なチ
ャネル長を確保でき、必ずしもＬＤＤ構造を採用する必
要はない。続いて、前述したレジスト膜４３よりも大き
な寸法を有するレジスト膜４４を用いてトレンチ凹部３
３をマスクした後、砒素陽イオンを注入しＮチャネル型
のソース領域Ｓ及びドレイン領域Ｄを形成する。この時
のイオン注入条件は加速エネルギーを１４０keV に設定
し、ドーズを２×１０¹⁵／cm²に設定する。この様にし
て作成されたＮチャネル型ＭＯＳ−ＦＥＴトランジスタ
は画素駆動用として用いられる。一方、走査回路や駆動
回路等の周辺回路においてはＣＭＯＳ構造が多く採用さ
れているので、Ｐチャネル型ＭＯＳ−ＦＥＴを作成する
必要もある。この場合には、レジスト膜４５を介してボ
ロン陽イオン粒子を半導体層３４の平坦部にイオン注入
し、Ｐ型の不純物が高濃度にドーピングされたソース領
域Ｓ及びドレイン領域Ｄを形成する。この時のイオン注
入条件は、加速エネルギーを３０keVに設定しドーズを
２×１０¹⁵／cm²に設定した。

【００２２】次に図７を参照して配線工程を説明する。
先ず、平坦化された絶縁膜３９の上にＬＰＣＶＤ法を用
いてＰＳＧからなる第１層間絶縁膜４６を堆積する。こ
の第１層間絶縁膜４６を選択的にエッチングして第１コ
ンタクトホール４７を形成する。この処理はＨＦとＮＨ
₄Ｆの混合溶液を用いたウエットエッチングにより行な
う。次に、配線となるアルミニウム薄膜あるいはアモル
ファスシリコン薄膜４８をスパッタリングにより膜厚約
６０００オングストロームで堆積する。この時、堆積さ
れた膜はコンタクトホール４７を埋め、薄膜トランジス
タ４９のソース領域Ｓに導通する。最後に、Ｈ₃ＰＯ₄
とＨ₂Ｏの２対１０混合溶液を用いてアルミニウム薄膜
あるいはアモルファスシリコン薄膜４８の選択的エッチ
ングを行ない電極パタニングをして配線５０を形成す
る。この配線５０は信号線に接続している。

【００２３】続いて、図８を参照して第１ポリシリコン
層３４に対する水素拡散処理を説明する。先ず、第１層
間絶縁膜４６の上に第２層間絶縁膜５１を形成する。こ
の膜はＰＳＧをＬＰＣＶＤ法により堆積して形成する。
続いて、第２層間絶縁膜５１の上に水素拡散源となるシ
リコン窒化膜５２を形成する。この窒化膜５２は物理気
相成長法（ＰＣＶＤ）により４０００オングストローム
の膜厚で成膜される。約２０％の水素原子を含有してい
る。この状態で４００℃のアニールあるいは加熱処理を
行なうと、水素原子は第２層間絶縁膜５１、第１層間絶
縁膜４６、ゲート絶縁膜３９を通過して第１ポリシリコ
ン膜３４に含まれるトラップに結合する。この結果、第
１ポリシリコン膜３４の電荷移動度がさらに改善され
る。なお、水素拡散処理が終った段階で、拡散源となっ
たシリコン窒化膜５２は全面的に除去される。

【００２４】最後に図９を参照して画素電極の形成工程
を説明する。ドライエッチング及び又はウエットエッチ
ングを用いて第２層間絶縁膜５１、第１層間絶縁膜４６
及びゲート絶縁膜３９の積層構造を部分的に除去し第２
コンタクトホール５３を形成する。このホール５３は薄
膜トランジスタ４９のドレイン領域Ｄに連通している。
ドライエッチングは例えばＣＦ₄／Ｏ₂の９５対５混合
気体を用いたプラズマエッチングで行なう事ができる。
又、ウエットエッチングの場合にはＨＦとＮＨ₄Ｆの混
合溶液を用いる。第２層間絶縁膜５１の上に、ＩＴＯ膜
５４を成膜する。例えば４００℃の成膜温度で１４００
オングストローム程度の膜厚とする。この時、第２コン
タクトホール５３はＩＴＯ膜５４によって埋められ電気
的な導通がとられる。最後に、ＩＴＯ膜５４をパタニン
グし薄膜トランジスタ４９のドレイン領域Ｄに導通する
画素電極５５が形成される。このパタニングは例えば、
ＨＣｌ／Ｈ₂Ｏ／ＮＯ₃の３００対３００対５０混合溶
液を用いたウエットエッチングにより行なわれる。なお
図示しないが、この様にして得られたアクティブマトリ
クス基板に対して対向電極の形成された対向基板を貼り
合わせ間隙内に液晶層を封入するとアクティブマトリク
ス型の液晶表示装置が得られる。

【００２５】図１４は本発明にかかるアクティブマトリ
クス基板の第２実施例を示す模式的な部分断面図であ
る。図示する様に石英ガラス等からなる基板２０１はマ
トリクス状に配列された画素電極２０２を有する。さら
に、個々の画素電極２０２に接続された薄膜トランジス
タ２０３と、この薄膜トランジスタ２０３を介して電荷
を保持する為の補助容量２０４も集積的に形成されてい
る。アクティブマトリクス基板２０１の主平面には、複
数の凸部又は凹部を有する非平面領域２０５が形成され
ている。前述した補助容量２０４は、この非平面領域２
０５に形成された第１の電極層２０６と、この第１の電
極層２０６上に形成された誘電膜２０７と、この誘電膜
２０７上に形成された第２の電極層２０８とから構成さ
れている。この非平面領域２０５は等方性エッチングに
より形成された複数の凹部２０９を有している。あるい
は、これに代えて非平面領域２０５は、前述した第１の
電極層２０６の結晶粒異常成長により形成された複数の
凸部を有する様にしても良い。

【００２６】一方薄膜トランジスタ２０３は、前記第１
の電極層２０６と同一材料で形成された半導体層２１０
と、前記第２の電極層２０８と同一材料で形成されたゲ
ート電極２１１と、このゲート電極２１１と半導体層２
１０との間に挟まれたゲート絶縁膜２１２とから構成さ
れている。なおこのゲート絶縁膜２１２は誘電膜２０７
と同一の層でできている。薄膜トランジスタ２０３のソ
ース領域には第１層間絶縁膜２１３を介して配線電極２
１４が接続している。又、薄膜トランジスタ２０３のド
レイン領域には第１層間絶縁膜２１３及び第２層間絶縁
膜２１５を介して前述した画素電極２０２が電気接続し
ている。さらに、第２層間絶縁膜２１５の上には水素を
多量に含有した窒化膜２１６がパタニング形成されてい
る。この含有された水素原子はアニール処理を施す事に
より、半導体層２１０に拡散され水素化処理が施され
る。

【００２７】図１５は、図１４に示したアクティブマト
リクス基板の平面形状を示す。本実施例では補助容量２
０４の占有面積をできるだけ小さくする為、ポリシリコ
ンで形成されたゲートラインのみに補助容量２０４を形
成する様にした。即ちゲートラインは第２の電極２０８
と兼用されており、ここに補助容量２０４が設けられ
る。しかしながら、単に平面的に補助容量を設けるだけ
では所定の容量値（例えば２００fF）を得る事は困難で
ある。この為、予め基板上に複数の凹部２０９を含む非
平面領域２０５を形成する。この非平面領域に第１ポリ
シリコンからなる第１の電極２０６と誘電膜（図示せ
ず）と第２ポリシリコンからなる第２の電極２０８を重
ねて形成し容量値を稼いでいる。前述した様に、この時
同時に画素スイッチとなる薄膜トランジスタ２０３も形
成する。非平面領域２０５を利用して補助容量の表面積
を実質的に増大させた分、補助容量２０４の占有面積を
削減する事ができ開口率が増加する。図示の例では、画
素電極２０２の開口率は４７．７％である。この結果、
液晶画素の輝度が増加しコントラスト比が改善される。

【００２８】図１６は、比較の為従来のアクティブマト
リクス基板の平面形状を示す。理解を容易にする為に、
図１５に示した構造と対応する部分には対応する参照番
号を付してある。この従来例では補助容量２０４の容量
値を目標の値（例えば２００fF）を満たす様にする為、
占有面積が大きくなっており、ゲートライン以外にも第
２の電極２０８が及んでいる。この分、画素電極２０２
に割り当てられる面積が少なくなっている。従って、従
来例では画素開口率が３８％程度であり本発明に比べ
９．７％劣っている。

【００２９】図１７は、非平面領域２０５の具体的な構
成例を示す模式図である。この例では、石英基板２０１
の主表面に等方性エッチングで形成された球面状の凹部
２０９が設けられている。

【００３０】図１８は非球面領域の他の構成例を示す模
式図である。この例では、第１の電極層２０６を構成す
る第１ポリシリコンの結晶粒異常成長を利用して複数の
球面状凸部２１９を設けている。この異常成長は不純物
燐を選択的に導入する事により実現できる。なお、異常
成長を行なった後エッチングにより整形して球面状の凸
部２１９が得られる。

【００３１】図１９は、非平面領域のさらに別の構成例
を示す模式図である。この例では、等方性エッチングを
利用してストライプ状に半円筒形の凹部２２９を設けて
いる。このストライプはマトリクス状に直交しておりよ
り一層非平面領域の平面積を増大させる事ができる。

【００３２】最後に、図２０ないし図２４を参照して図
１４に示したアクティブマトリクス基板の製造方法を詳
細に説明する。先ず、図２０の工程Ａにおいて石英基板
３０１を用意する。次に工程Ｂにおいて、石英基板３０
１の所定部分に非平面領域３０２を形成する。本実施例
ではウエットエッチングを積極的に利用して複数の凹部
３０３を設けている。等方性エッチングである為凹部３
０３は四面となり、ドライエッチングで形成した場合に
得られる垂直形状あるいはテーパ形状と異なる。等方性
エッチングは加工装置が簡単な上制御性も良好である
為、プロセス条件に関し大きなマージンが得られる。次
に工程Ｃにおいて石英基板３０１の表面に第１ポリシリ
コン膜３０４を成膜する。さらに工程Ｄにおいて第１ポ
リシリコン膜３０４を所定の形状にパタニングする。こ
の結果、非平面領域３０２には補助容量を構成する為の
第１電極層３０５が設けられた事になる。一方、非平面
領域３０２に隣接する領域には後工程で薄膜トランジス
タが形成される。

【００３３】図２１の工程Ｅにおいてゲート絶縁膜３０
６を成膜する。本例においては、このゲート絶縁膜３０
６はＳｉＯ₂／Ｓｉ₃Ｎ₄／ＳｉＯ₂の３層構造を有す
る。続いて工程ＦにおいてＡｓ^＋イオンを打ち込み非平
面領域３０２に設けられた第１の電極層３０５の低抵抗
化を図る。次に工程Ｇにおいて石英基板３０１の表面全
体にＬＰＣＶＤ法で第２ポリシリコン３０７を堆積す
る。さらに工程Ｈにおいて第２ポリシリコンを所定の形
状にパタニングしゲート電極３０８と第２の電極層３０
９を同時に形成する。この第２の電極層３０９と第１の
電極層３０５と両者の間に挟まれた誘電膜とにより補助
容量が非平面領域３０２に形成された事になる。

【００３４】図２２の工程Ｉにおいてゲート電極３０８
をマスクにして不純物イオンを注入し第１ポリシリコン
層３０４にＬＤＤ領域を形成する。さらに工程Ｊにおい
てゲート電極３０８の周囲をレジスト３０９で被覆した
後、不純物イオンを高濃度で注入し第１ポリシリコン層
３０４にＮ型のソース領域及びドレイン領域を形成す
る。この様にして、Ｎチャネル型の薄膜トランジスタが
設けられる。続いて工程Ｋにおいて石英基板３０１の表
面全体にＰＳＧからなる第１層間絶縁膜３１０を成膜す
る。

【００３５】図２３の工程Ｌにおいて第１層間絶縁膜３
１０にコンタクトホール３１１を開口し薄膜トランジス
タのソース領域を露出させる。工程Ｍにおいて金属アル
ミニウムをスパッタし第１層間絶縁膜３１０の上に全面
的に金属配線膜３１２を堆積する。工程Ｎにおいて金属
配線膜３１２を所定の形状にパタニングし配線電極３１
３を得る。その後工程Ｏにおいて石英基板３０１の表面
全体にＰＳＧからなる第２層間絶縁膜３１４をＣＶＤ法
で堆積する。

【００３６】図２４の工程Ｐにおいて第２層間絶縁膜３
１４に第２コンタクトホール３１５を開口し薄膜トラン
ジスタのドレイン領域を露出させる。次に工程Ｑにおい
て石英基板３０１の表面全体にＩＴＯからなる透明導電
膜３１６をスパッタ法により成膜する。次に工程Ｒにお
いて透明導電膜をパタニングし画素電極３１７を得る。
最後に工程ＳにおいてプラズマＣＶＤ法によりＰ−Ｓｉ
Ｎ膜３１８を成膜し水素化処理を施す。

【００３７】

【発明の効果】以上説明した様に、本発明によれば、複
数の凸部又は凹部を有する非平面領域がアクティブマト
リクス基板の主表面に形成されているとともに、補助容
量はこの非平面領域に形成された第１の電極層と、この
第１の電極層上に形成された誘電膜と、この誘電膜上に
形成された第２の電極層とから構成されていてる。かか
る構成によれば、補助容量素子の表面的に見た占有面積
に依存する事なく容量値を増加する事ができる。この
為、画像信号保持能力を従来に比し著しく改善でき、リ
ークによる画素保持電位の減少を抑制でき、表示画面全
体に渡って輝度ムラの無い均一な画像品質が得られると
いう効果がある。又、単位面積当たりの補助容量値を増
加できるのでこの分補助容量素子の占有面積を削減でき
る為、開口率が大きくなり画像コントラストを改善でき
るという効果がある。

【図面の簡単な説明】

【図１】本発明にかかるアクティブマトリクス基板に形
成されるトレンチ型補助容量素子の構成を示す模式的な
斜視図である。

【図２】同じくトレンチ型補助容量素子の平面形状を示
す模式図である。

【図３】本発明にかかるアクティブマトリクス基板の製
造方法を示す工程図である。

【図４】同じく製造方法を示す工程図である。

【図５】同じく製造方法を示す工程図である。

【図６】同じく製造方法を示す工程図である。

【図７】同じく製造方法を示す工程図である。

【図８】同じく製造方法を示す工程図である。

【図９】同じく製造方法を示す工程図である。

【図１０】従来のアクティブマトリクス型液晶表示装置
の等価回路図である。

【図１１】従来のアクティブマトリクス基板の断面図で
ある。

【図１２】従来のトレンチ型補助容量素子の斜視図であ
る。

【図１３】本発明にかかるトレンチ型補助容量素子の容
量値とトレンチセルの個数との関係を示すグラフであ
る。

【図１４】本発明にかかるアクティブマトリクス基板の
他の実施例を示す模式的な部分断面図である。

【図１５】図１４に示したアクティブマトリクス基板の
平面形状を表わす模式図である。

【図１６】従来のアクティブマトリクス基板の平面形状
を示す模式図である。

【図１７】補助容量素子が形成される非平面領域の具体
的な構成例を示す模式図である。

【図１８】同じく非平面領域の他の構成例を示す模式図
である。

【図１９】同じく非平面領域の別の構成例を示す模式図
である。

【図２０】図１４に示したアクティブマトリクス基板の
製造方法を示す工程図である。

【図２１】同じく製造方法を示す工程図である。

【図２２】同じく製造方法を示す工程図である。

【図２３】同じく製造方法を示す工程図である。

【図２４】同じく製造方法を示す工程図である。

【符号の説明】

１トレンチ補助容量素子２トレンチセル３隔壁４第１の電極層５主表面６第２の電極層２０１アクティブマトリクス基板２０２画素電極２０３薄膜トランジスタ２０４補助容量２０５非平面領域２０６第１の電極層２０７誘電膜２０８第２の電極層２０９凹部２１９凸部２２９凹部

Claims

【特許請求の範囲】

【請求項１】マトリクス状に配列された画素電極とこ
の画素電極に接続された薄膜トランジスタと前記薄膜ト
ランジスタを介して電荷を保持する為の補助容量とを備
えたアクティブマトリクス基板において、複数の凸部又は凹部を有する非平面領域が基板主表面に
形成されており、前記補助容量が、該非平面領域に形成された第１の電極
層と、この第１の電極層上に形成された誘電膜と、この
誘電膜上に形成された第２の電極層とから構成されてい
る事を特徴とするアクティブマトリクス基板。
【請求項２】前記非平面領域は、異方性エッチングに
より形成された複数のトレンチ凹部を有する事を特徴と
する請求項１記載のアクティブマトリクス基板。
【請求項３】前記複数のトレンチ凹部は、隔壁によっ
て細分化されたトレンチセルの集合体である事を特徴と
する請求項２記載のアクティブマトリクス基板。
【請求項４】前記非平面領域は、等方性エッチングに
より形成された複数の球面状凹部を有する事を特徴とす
る請求項１記載のアクティブマトリクス基板。
【請求項５】前記非平面領域は、該第１の電極層の結
晶粒異常成長により形成された複数の凸部を有する事を
特徴とする請求項１記載のアクティブマトリクス基板。
【請求項６】マトリクス状に配列された画素電極とこ
の画素電極に接続された薄膜トランジスタと前記薄膜ト
ランジスタを介して電荷を保持する為の補助容量とを備
えた一方の基板と、対向電極を有し前記一方の基板と対
向配置された他方の基板と、両方の基板間に保持された
液晶層とを備えた液晶表示装置において、前記一方の基板の主表面に、複数の凸部又は凹部を有す
る非平面領域が形成されており、前記補助容量が、該非平面領域に形成された第１の電極
層と、この第１の電極層上に形成された誘電膜と、この
誘電膜上に形成された第２の電極層とから構成されてい
る事を特徴とする液晶表示装置。
【請求項７】前記非平面領域は、複数のトレンチ凹部
を有する事を特徴とする請求項６記載の液晶表示装置。
【請求項８】前記薄膜トランジスタが、前記トレンチ
凹部と同時に一方の基板の主表面に形成された別のトレ
ンチ凹部の内壁に沿って設けられるとともに、前記第１
の電極層と同一材料で形成された半導体層と、前記第２
の電極層と同一材料で形成されたゲート電極と、このゲ
ート電極と半導体層との間に挟まれたゲート絶縁膜とか
ら構成されている事を特徴とする請求項７記載の液晶表
示装置。