JPS6156446A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

Info

Publication number
JPS6156446A
JPS6156446A JP59178646A JP17864684A JPS6156446A JP S6156446 A JPS6156446 A JP S6156446A JP 59178646 A JP59178646 A JP 59178646A JP 17864684 A JP17864684 A JP 17864684A JP S6156446 A JPS6156446 A JP S6156446A
Authority
JP
Japan
Prior art keywords
groove
main surface
oxide film
semiconductor device
crystal plane
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP59178646A
Other languages
English (en)
Other versions
JPH0554699B2 (ja
Inventor
Masaaki Kinugawa
衣川　正明
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP59178646A priority Critical patent/JPS6156446A/ja
Priority to KR1019850005538A priority patent/KR900008386B1/ko
Priority to DE19853530773 priority patent/DE3530773A1/de
Publication of JPS6156446A publication Critical patent/JPS6156446A/ja
Priority to US07/285,395 priority patent/US4971926A/en
Publication of JPH0554699B2 publication Critical patent/JPH0554699B2/ja
Granted legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D1/00—Resistors, capacitors or inductors
    • H10D1/60—Capacitors
    • H10D1/62—Capacitors having potential barriers
    • H10D1/66—Conductor-insulator-semiconductor capacitors, e.g. MOS capacitors
    • H10D1/665—Trench conductor-insulator-semiconductor capacitors, e.g. trench MOS capacitors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/40—Crystalline structures
    • H10D62/405—Orientations of crystalline planes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/811—Combinations of field-effect devices and one or more diodes, capacitors or resistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/811—Combinations of field-effect devices and one or more diodes, capacitors or resistors
    • H10D84/813—Combinations of field-effect devices and capacitor only
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
    • H10W10/01—Manufacture or treatment
    • H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
    • H10W10/014—Manufacture or treatment of isolation regions comprising dielectric materials using trench refilling with dielectric materials, e.g. shallow trench isolations
    • H10W10/0148—Manufacture or treatment of isolation regions comprising dielectric materials using trench refilling with dielectric materials, e.g. shallow trench isolations comprising introducing impurities in side walls or bottom walls of trenches, e.g. for forming channel stoppers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
    • H10W10/10—Isolation regions comprising dielectric materials
    • H10W10/17—Isolation regions comprising dielectric materials formed using trench refilling with dielectric materials, e.g. shallow trench isolations
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/973—Substrate orientation

Landscapes

  • Semiconductor Memories (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Element Separation (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は半導体装置、特に半導体基板の主表面に対して
垂直な溝壁を有する凹溝を形成し、該凹溝を素子分離や
容量素子に利用した半導体装置の改良と、その製造方法
に係る。
〔発明の技術的背景〕
半導体集積回路装置の集積度を高めるために、半導体基
板の主表面に対して垂直な溝壁をもった凹溝を形成し、
該凹溝表面を絶縁膜で覆った上でこの領域を素子分離あ
るいは容量素子等に用いる手法が従来から行なわれてい
る。なお、上記のように基板の主表面に対して垂直な溝
壁をもった凹溝は、例えばＲＩＥ（反応性イオンエツチ
ング）のような異方性エツチングによって形成されてい
る。
第１図（Ａ）はこの手法を０ＭＯ８におけるウェル領域
と基板領域との分離に用いた例を示している。同図にお
いて、１はＮ型シリコン基板である。該シリコン基板１
にはＰ型ウェル領域（Ｐウェル）２が形成されている。
このＰウェル２の周縁にはこれを取囲む凹溝が形成され
、該凹溝内にはシリコン酸化膜３が形成されている。そ
して、Ｐウェル２にはＮチャンネルＭＯ８トランジスタ
４が形成され、Ｎ型基板領域にはＰチャンネルＭＯＳト
ランジスタ５が形成されている。このように、Ｐウェル
２とＮ型基板領域１との間を絶縁膜３で分離する構成と
することで、両者間に存在する横方向の寄生バイポーラ
トランジスタが動作するのを抑制し、ラッチアップ現象
を防止できる効果が得られる。この結果、Ｐチャンネル
ＭＯ８、トランジスタ、４及びＮチャンネルＭＯＳトラ
ンジスタ５間の距離を短縮することが可能となり、集積
度の向上を達成することができる。
第２図（Ｂ）は上記凹溝による手法をＤＲＡＭメモリセ
ルの容量素子に適用した例を示している。
同図において、１１はＰ型シリコン基板である。
該シリコン基板１１の表面には選択酸化法によるフィー
ルド酸化膜１２が形成され、該フィールド酸化膜にかこ
まれたメモリセル領域が分離されている。このメモリセ
ル領域にはＲＩＥにより断面矩形の凹溝が形成され、該
凹溝表面上には熱酸化膜１３を介して多結晶シリコン層
からなる電極１４が形成されている。また、前記凹溝の
溝壁表面からシリコン基板１１内にＮ型不純物がドープ
され、Ｎ型不純物領域１５が形成されている。このＮ型
不純物領域１５、前記熱酸化１１３および前記多結晶シ
リコン電極１４によってＤＲＡＭの容量素子が構成され
ている。なお、１６はＤＲＡＭメモリセルの転送トラン
ジスタで、該転送トランジスタのドレイン領域は前記容
量素子を構成するＮ型不純物領域１５に連なっている。
このように、　　　１凹溝の溝壁表面を利用して容量素
子を形成することによって、容量の低下を伴うことな（
容量素子が専有する素子面積を縮小し、高集積化を因る
ことが可能となる。
その他、上記のように基板の主表面に対して垂直な溝壁
をもった凹溝を利用して集積度を向上する手法は、例え
ば抵抗素子や通常の素子分離等にも広く応用されている
。
ところで、第３図（Ａ）に示すように、半導体装置の製
造に用いられるシリコン基板２１の殆どは面方位（１０
０）の結晶面を主表面としたウェハー形状を有しており
（以下、これをシリコンウェハーと言う）、主表面に対
して垂直な面方位（１１０）のオリエンテーションフラ
ット２２が形成されている。そして、このようなシリコ
ン基板２１を用いて第２図（Ａ）または同図（Ｂ）のよ
うな半導体装置を製造する際、容量素子あるいは分１１
を領域として用いる凹溝２３は、次の理由で従来はオリ
エンテーションフラット２２に平行または垂直な方向に
形成されていた。即ち、回路パターンのマスク化はコン
ピュータ処理で行なわれているが、オリエンテーション
フラットに対して平行または垂直でない線はコンピュー
タデータとして取扱い難いからである。
こうして凹溝２３をオリエンテーションフラット２２に
対して平行または垂直な方向に形成した結果、第３図（
Ｂ）に示すように、シリコンウェハー２１の索表面に対
して垂直な溝壁表面は全て（１１０）の結晶面を有し、
また溝底表面は主表面に平行であるため（１００）の結
晶面を有していた。
〔背景技術の問題点〕
従来の半導体装置では、容量素子や素子分離領域を形成
するために用いられている凹溝の露出表面が、上記のよ
うに溝底では（１００）の結晶面を有する一方、これに
垂直な側壁では（１１０）の結晶面を有していることか
ら下記のような問題があった。
第一の問題は、シリコン／絶縁膜（例えばＳｉＯ２膜）
の界面に特徴的に発生する十の固定電荷が、（１１０）
面では（１００）面よりも多いことに起因する。この問
題を第２図？Ａ）のＣ１′Ｍ。
Ｓについて説明すれば次の通りである。第４図（Ａ）に
示すように、シリコン酸化膜３とＰウェル２の界面に上
記子の固定電荷が多量に発生する結果、図中一点鎖線で
示すようにＰウェル２には電子の蓄積による反転層が形
成され易い。このため、該反転層を通して図中矢印で示
すリーク電流が流れることとなり、このリーク電流によ
ってラッチアップがトリガーされることになる。
なお、Ｐ型基板を用いた通常のＭＯ８型半導体装置の場
合にも、上記凹溝を用いて素子分離を行なえば、同様の
電流リークを生じることになる。
第二の問題は、シリコン基板の表面を熱酸化した場合の
酸化速度が、（１１０）面では（１００）面よりも速い
ことに起因する。この問題を第２図（Ｂ）の容器素子に
ついて説明すると、酸化速度が異なることから、第４図
（Ｂ）に示すように凹１　　　　溝表面を覆う熱酸化１
１１１３は溝底で薄くなり、垂直な側壁で厚くなって膜
厚が不均一になる。この結果、図中丸印を付した部分Ｘ
で耐圧が劣化するという問題が生じる。
なお、上記第一および第二の何れの問題についでも、従
来は殆ど問題にされることはなかった。
これは上記の問題自体が、一段と高集積化が進展した極
く最近になって初めて認識されるようになったことによ
るものである。また、凹溝を利用することによる高集積
化の利点の方が著しく大きかったし、既述のようにマス
ク作製上の便宜が大前提とされていたことも上記問題に
ついて殆ど留意されなかった大きな理由である。
〔発明の目的〕
本発明は上記事情に鑑みてなされたもので、シリコン基
板の主表面に対して垂直な溝壁を有する凹溝を容最素子
や素子分離等に用いて高集積化を図ると共に、該凹溝の
溝底と側壁とで結晶面が相違することに起因して生じて
いる問題、即ち電流リーク或いは耐圧劣化の問題等を回
避できる半導体装置およびその製造方法を提供するもの
である。　　　　：ｌ〔発明の概要〕 本発明による半導体装置は、（１００）の結晶面を主表
面とする半導体基板と、該主表面に対して垂直な側壁お
よび前記主表面に対して平行な溝底を有し、且つ矩形の
平面形状を有する凹溝と、該凹溝の溝壁表面を覆って形
成された絶１ｔＩＩとを具備し、前記凹溝の領域に容發
素子若しくは高抵抗素子を形成し、または前記凹溝のｆ
Ｒ域に素子分離領域を形成した半導体装置において、前
記凹溝側壁の結晶面の少なくとも一つが（１００）であ
ることを特徴とするものである。
また、本発明による半導体装置の製造方法は、（１００
）の結晶面を主表面とし且つ（１１０）の結晶面をオリ
エンテーションフラットとした半導体ウェハーを用い、
該主表面に対して垂直な側壁および前記主表面に対して
平行な溝底を有する平面形状が矩形の凹溝を形成し、該
凹溝の溝壁表面を覆う絶縁膜を形成した後、前記凹溝の
領域に容母素子若しくは高抵抗素子を形成し、または前
記凹溝の領域に素子分１１ｉｌｔＷＡＸｉｉ！を形成す
る半導体装置の製造方法において、前記凹溝の少なくと
も一辺を前記オリエンテーションフラットの方向に対し
て４５°の角度をなす方向に形成することを特徴とする
ものである。
上記本発明の半導体装置における凹溝は、溝底および側
壁の全ての溝壁が（１００）の結晶面を有しているから
、その表面を覆って形成された絶縁膜との界面に発生す
る十の固定電荷は従来よりも少なく、従って反転層を通
しての電流リークを抑制することができる。また、溝壁
表面の酸化速　度は全て均一になるから、前記絶縁膜を
熱酸化膜として容器素子や高抵抗素子を形成した場合に
も、絶縁膜の膜厚不均一による耐圧の劣化を回避するこ
とができる。
また、本発明の製造方法によれば凹溝の形成方向を変え
るだけで、その他は従来と全く同じプロセスを用い、同
じ半導体ウェハーを用いて初期の半導体装置を得ること
ができる。この場合、凹溝パターンを形成するためのマ
スク作製に際しては４５°の線を作製しなければならな
いが、データ処理の複雑さを別とすれば、コンピュータ
処理によって４５度のパターンを作製することは可能で
ある。
なお、オリエンテーションフラットを（１００）而に形
成した半導体ウェハーを用いれば、本発明の製造方法に
よらず、従来と全く同じ方法で本発明の半導体装置を得
ることができる。
〔発明の実施例〕
以下、第１図（Ａ）〜（Ｆ）を参照し、本発明を容量素
子に適用した一実施例とその製造方法を説明する。
まず、第１図（Ａ）に示すように従来と同じＰ型シリコ
ン基板２１、即ち、（１００）の結晶面を主表面とし、
（１１０）の結晶面をオリエンテーションフラット２２
としたＰ型シリコン基板２１を用い、該Ｐ型シリコン基
板２１の表面に選択的にフィールド酸化膜を形成する。
続いて、レジストパターンをマスクとして選択的にＲＩ
Ｅを施し、素子領域に容量素子を形成するための凹溝２
３′を形成する。その際、第１図（Ａ）に図示したよう
に、凹＠２３′の平面形状は矩形とし、且つオリエンテ
ーションフラット２２に対して４５°の角度をなす方向
に形成する。この結果、凹溝２３′の側壁（主表面に対
して垂直）は、第１図（Ｂ）に示すように全て（１００
）の結晶面を有している。また、基板の主表面に平行な
溝底は当然に（１００）の結晶面を有しているから、凹
溝２３′を限定する溝壁は全て（１００）の結晶面とな
る。なお、第１図（Ａ）における凹溝２３′はその方向
を示すだけの目的で記載してあり、従って、実際の大き
さとは全く異なっている。
こうして容量素子のための凹溝２３′が形成された素子
領域の断面図を第１図（Ｃ）に示す。
次に、ＣＶＤ法を行なうことにより、第１図（Ｄ）に示
すように膜厚約３０００人のＰＳＧ膜（燐添加シリコン
酸化膜）２５を全面に堆積し、１０００℃で１０分間ア
ニールする。これによってＰＳＧ膜２膜管５シリコン基
板中に燐を熱拡散し、Ｎ＋型不純物領域２６を形成する
。
次いで、ＰＳＧ膜２膜管５離し、シリコン基板　　　　
（表面を熱酸化して膜厚約１００人の熱酸化膜２７を形
成する。続いてＣＶＤ法により膜厚約３５００人の多結
晶シリコン層２８を堆積し、９００℃で３０分の燐拡散
を行なった後、再び全面にＣＶＤ法による多結晶シリコ
ン層２９を堆積して凹溝。
２３′の穴埋めを行ない、第１図（Ｅ）の構造を得る。
その後、ＲＩＥにより熱酸化膜２７および多結晶シリコ
ン層２８．２９の不要部分を除去することにより、第１
図（Ｆ）に示すようにＮ１型不純物領域２６および多結
晶シリコン層２８を電極とし、熱酸化膜２７を誘電体と
した容量素子が形成される。
上記実施例になる容量素子においては、凹溝２３′の溝
壁が全て（１００）の結晶面を有しているため、熱酸化
ＩＩ！１２７が均一な膜厚で形成されている。従って、
酸化膜のＩＩ厚が不均一であることによる耐圧の劣化と
いった問題は生ぜず、優れた特性を得ることができる。
′なお、上記の実施例は本発明を容量素子に適用した例
であるが、０ＭＯ３におけるウェル領域の分離あるいは
素子分離に本発明を適用すれば、絶縁膜との界面で発生
する固定電荷に起因したり−少電流を抑制できる効果が
得られることは更に説明するまでもなく明らかである。
〔発明の効果〕
以上詳述したように、本発明によればシリコン基板の主
表面に対して垂直な溝壁を有する凹溝を容量素子や素子
分離等に用いて高集積化を図ると共に、該凹溝の溝底と
側壁とで結晶面が相違することに起因して生じている問
題、即ち電流リーク或いは耐圧劣化の問題等を回避でき
る等、顕著な効果が得られるものである。
【図面の簡単な説明】
第１図（Ａ）〜（Ｆ）は本発明による半導体装置および
製造方法を容量素子に適用した一実施例を示す説明図、
第２図（Ａ）および（Ｂ）は夫々基板の主表面に対して
垂直に掘られた凹溝を用いた従来の半導体装置の例を示
す断面図、第３図（Ａ）（Ｂ）は従来の半導体装置で形
成されている凹溝の状態を示す説明図、第４図＜Ａ）（
Ｂ）は従来の半導体装置における問題点を示す説明図で
ある。 ２１・・・Ｐをシリコンウェハー、２２・・・オリエン
テーションフラット、２３．２３’　・・・凹溝、２４
・・・フィールド酸化膜、２５・・・ＰＳＧＩＩ！Ｉ、
２６・・・Ｎ＋型不純物領域、２７・・・熱酸化膜、２
８．２９・・・多結晶シリコン層。 出願人代理人　弁理士　鈴江武彦 第３図

Claims (2)

    【特許請求の範囲】
  1. （１）（１００）の結晶面を主表面とする半導体基板と
    、該主表面に対して垂直な側壁および前記主表面に対し
    て平行な溝底を有し、且つ矩形の平面形状を有する凹溝
    と、該凹溝の溝壁表面を覆って形成された絶縁膜とを具
    備し、前記凹溝の領域に容量素子若しくは高抵抗素子を
    形成し、または前記凹溝の領域に素子分離領域を形成し
    た半導体装置において、前記凹溝側壁の少なくとも一つ
    の結晶面が（１００）であることを特徴とする半導体装
    置。
  2. （２）（１００）の結晶面を主表面とし且つ（１１０）
    の結晶面をオリエンテーションフラットとした半導体ウ
    ェハーを用い、該主表面に対して垂直な側壁および前記
    主表面に対して平行な溝底を有する平面形状が矩形の凹
    溝を形成し、該凹溝の溝壁表面を覆う絶縁膜を形成した
    後、前記凹溝の領域に容量素子若しくは高抵抗素子を形
    成し、または前記凹溝の領域に素子分離領域を形成する
    半導体装置の製造方法において、前記凹溝の少なくとも
    一辺を前記オリエンテーションフラットの方向に対して
    ４５°の角度をなす方向に形成することを特徴とする半
    導体装置の製造方法。
JP59178646A 1984-08-28 1984-08-28 半導体装置およびその製造方法 Granted JPS6156446A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP59178646A JPS6156446A (ja) 1984-08-28 1984-08-28 半導体装置およびその製造方法
KR1019850005538A KR900008386B1 (ko) 1984-08-28 1985-07-31 반도체기판의 주표면에 凹형 도랑이 형성된 반도체장치 및 그 제조방법
DE19853530773 DE3530773A1 (de) 1984-08-28 1985-08-28 Halbleitervorrichtung und verfahren zu ihrer herstellung
US07/285,395 US4971926A (en) 1984-08-28 1988-12-16 Method of manufacturing a semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP59178646A JPS6156446A (ja) 1984-08-28 1984-08-28 半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
JPS6156446A true JPS6156446A (ja) 1986-03-22
JPH0554699B2 JPH0554699B2 (ja) 1993-08-13

Family

ID=16052099

Family Applications (1)

Application Number Title Priority Date Filing Date
JP59178646A Granted JPS6156446A (ja) 1984-08-28 1984-08-28 半導体装置およびその製造方法

Country Status (4)

Country Link
US (1) US4971926A (ja)
JP (1) JPS6156446A (ja)
KR (1) KR900008386B1 (ja)
DE (1) DE3530773A1 (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62293758A (ja) * 1986-06-13 1987-12-21 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
US5714775A (en) * 1995-04-20 1998-02-03 Kabushiki Kaisha Toshiba Power semiconductor device
US6469338B2 (en) 1998-12-09 2002-10-22 Mitsubishi Denki Kabushiki Kaisha Non-volatile semiconductor memory device and manufacturing method thereof
JP2006222379A (ja) * 2005-02-14 2006-08-24 Fuji Film Microdevices Co Ltd 半導体装置およびその製造方法
JP2014165372A (ja) * 2013-02-26 2014-09-08 Toshiba Corp 不揮発性半導体記憶装置

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61135151A (ja) * 1984-12-05 1986-06-23 Mitsubishi Electric Corp 半導体記憶装置
JPH0362568A (ja) * 1989-07-31 1991-03-18 Hitachi Ltd 半導体装置の製造方法
JPH05109984A (ja) * 1991-05-27 1993-04-30 Mitsubishi Electric Corp 半導体装置およびその製造方法
US5539238A (en) * 1992-09-02 1996-07-23 Texas Instruments Incorporated Area efficient high voltage Mosfets with vertical resurf drift regions
US5451809A (en) * 1994-09-07 1995-09-19 Kabushiki Kaisha Toshiba Smooth surface doped silicon film formation
US5729045A (en) * 1996-04-02 1998-03-17 Advanced Micro Devices, Inc. Field effect transistor with higher mobility
DE19807776A1 (de) * 1998-02-24 1999-09-02 Siemens Ag Halbleitervorrichtung und entsprechendes Herstellungsverfahren
WO2000002249A2 (de) * 1998-07-02 2000-01-13 Infineon Technologies Ag Integrierte schaltungsanordnung mit p-n übergängen mit reduzierten defekten
US6426254B2 (en) * 1999-06-09 2002-07-30 Infineon Technologies Ag Method for expanding trenches by an anisotropic wet etch
US6320215B1 (en) * 1999-07-22 2001-11-20 International Business Machines Corporation Crystal-axis-aligned vertical side wall device
US6362040B1 (en) * 2000-02-09 2002-03-26 Infineon Technologies Ag Reduction of orientation dependent oxidation for vertical sidewalls of semiconductor substrates
US20050090073A1 (en) * 2000-12-20 2005-04-28 Actel Corporation, A California Corporation MOS transistor having improved total radiation-induced leakage current
US20050090047A1 (en) * 2000-12-20 2005-04-28 Actel Corporation, A California Corporation. Method of making a MOS transistor having improved total radiation-induced leakage current
TW499729B (en) * 2001-03-16 2002-08-21 Nanya Technology Corp Method of improving uniformity of oxide layer around trench sidewall and manufacture method of deep trench capacitor
DE10255866B4 (de) * 2002-11-29 2006-11-23 Infineon Technologies Ag Verfahren und Strukturen zur Erhöhung der Strukturdichte und der Speicherkapazität in einem Halbleiterwafer
CN1610117A (zh) * 2003-10-17 2005-04-27 松下电器产业株式会社 半导体装置及其制造方法
DE102004040047B3 (de) * 2004-08-18 2006-02-16 Infineon Technologies Ag Herstellungsverfahren für einen Kondensator
US8685828B2 (en) 2011-01-14 2014-04-01 Infineon Technologies Ag Method of forming a capacitor
US8318575B2 (en) 2011-02-07 2012-11-27 Infineon Technologies Ag Compressive polycrystalline silicon film and method of manufacture thereof
CN103426828A (zh) * 2013-07-12 2013-12-04 上海新储集成电路有限公司 一种基于绝缘体上硅材料的双极型高压cmos单多晶硅填充深沟道器件隔离工艺

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6039862A (ja) * 1983-08-12 1985-03-01 Nippon Telegr & Teleph Corp <Ntt> 半導体記憶装置およびその製造方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3785886A (en) * 1971-02-22 1974-01-15 Ibm Semiconductor device fabrication utilizing <100> oriented substrate material
US3965453A (en) * 1974-12-27 1976-06-22 Bell Telephone Laboratories, Incorporated Piezoresistor effects in semiconductor resistors
US3998674A (en) * 1975-11-24 1976-12-21 International Business Machines Corporation Method for forming recessed regions of thermally oxidized silicon and structures thereof utilizing anisotropic etching
US4278987A (en) * 1977-10-17 1981-07-14 Hitachi, Ltd. Junction isolated IC with thick EPI portion having sides at least 20 degrees from (110) orientations
US4131496A (en) * 1977-12-15 1978-12-26 Rca Corp. Method of making silicon on sapphire field effect transistors with specifically aligned gates
JPS5559753A (en) * 1978-10-27 1980-05-06 Hitachi Ltd Semiconductor device
DE2949360A1 (de) * 1978-12-08 1980-06-26 Hitachi Ltd Verfahren zur herstellung einer oxidierten isolation fuer integrierte schaltungen
JPS5681968A (en) * 1979-12-07 1981-07-04 Toshiba Corp Manufacture of semiconductor device
JPS58137245A (ja) * 1982-02-10 1983-08-15 Hitachi Ltd 大規模半導体メモリ
US4577208A (en) * 1982-09-23 1986-03-18 Eaton Corporation Bidirectional power FET with integral avalanche protection
JPS5961045A (ja) * 1982-09-29 1984-04-07 Fujitsu Ltd 半導体装置の製造方法
JPS6049633A (ja) * 1983-08-26 1985-03-18 Hitachi Cable Ltd 半導体装置
EP0243609A1 (en) * 1986-04-30 1987-11-04 International Business Machines Corporation Complementary semiconductor device structure and its production
JPS639964A (ja) * 1986-06-30 1988-01-16 Nec Corp 半導体記憶素子製造法
JPS6380562A (ja) * 1986-09-24 1988-04-11 Nec Corp 相補型半導体装置
JPS6380561A (ja) * 1986-09-24 1988-04-11 Nec Corp 相補型半導体装置の製造方法
JPS63148675A (ja) * 1986-12-12 1988-06-21 Toshiba Corp 半導体装置
JPS63197365A (ja) * 1987-02-12 1988-08-16 Matsushita Electric Ind Co Ltd 半導体装置の製造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6039862A (ja) * 1983-08-12 1985-03-01 Nippon Telegr & Teleph Corp <Ntt> 半導体記憶装置およびその製造方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62293758A (ja) * 1986-06-13 1987-12-21 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
US5714775A (en) * 1995-04-20 1998-02-03 Kabushiki Kaisha Toshiba Power semiconductor device
US6469338B2 (en) 1998-12-09 2002-10-22 Mitsubishi Denki Kabushiki Kaisha Non-volatile semiconductor memory device and manufacturing method thereof
JP2006222379A (ja) * 2005-02-14 2006-08-24 Fuji Film Microdevices Co Ltd 半導体装置およびその製造方法
JP2014165372A (ja) * 2013-02-26 2014-09-08 Toshiba Corp 不揮発性半導体記憶装置

Also Published As

Publication number Publication date
DE3530773A1 (de) 1986-03-06
DE3530773C2 (ja) 1993-09-16
US4971926A (en) 1990-11-20
JPH0554699B2 (ja) 1993-08-13
KR860002135A (ko) 1986-03-26
KR900008386B1 (ko) 1990-11-17

Similar Documents

Publication Publication Date Title
KR900000207B1 (ko) 반도체 기억장치와 그 제조방법
KR900008386B1 (ko) 반도체기판의 주표면에 凹형 도랑이 형성된 반도체장치 및 그 제조방법
US4646118A (en) Semiconductor memory device
US5523542A (en) Method for making dynamic random access memory cell capacitor
JPH0365905B2 (ja)
US5164917A (en) Vertical one-transistor DRAM with enhanced capacitance and process for fabricating
JPH0648719B2 (ja) 半導体記憶装置
US20220285361A1 (en) Semiconductor structure and manufacturing method thereof
WO2023060796A1 (zh) 半导体结构及其制备方法
JPH02312270A (ja) Ｄｒａｍセル及びその製造方法
JPS63281457A (ja) 半導体メモリ
JPS6123360A (ja) 半導体記憶装置およびその製造方法
TWI811667B (zh) 半導體結構
JPS6340362A (ja) 半導体記憶装置
JPS6156444A (ja) 半導体装置
JP3177038B2 (ja) 半導体記憶装置及びその製造方法
JPS6244427B2 (ja)
KR960015525B1 (ko) 반도체 소자의 제조방법
TWI906784B (zh) 半導體結構與其形成方法
KR970000227B1 (ko) 반도체 메모리 장치 및 그 제조방법
JPS5972161A (ja) 半導体記憶装置
JPH0329186B2 (ja)
JP2890716B2 (ja) 半導体装置の製法
JPS63177546A (ja) 半導体装置
JPS61107765A (ja) 半導体メモリ装置及びその製造方法

Legal Events

Date Code Title Description
EXPY Cancellation because of completion of term