JPH0675976B2 - ラスタイメ−ジメモリ - Google Patents

Description

【発明の詳細な説明】 本発明は、ラスタ出力スキャナ（ROS）用のラスタイメ
ージメモリ（RIM）であって、各メモリセルが印刷され
るべきページ上の一地点に対応する、印刷されるべきペ
ージ全体のビット表現を記憶するビットマップメモリを
含み、また同期ラスタイメージバスシステム（RIバス）
を介して該ラスタイメージメモリと接続されたラスタイ
メージプロセッサ（RIP）によりデータで満たされ得る
ラスタイメージメモリに係わる。

上記のようなラスタイメージメモリは、印刷されたペー
ジを得るべく図形データ並びに符号化されたフォントデ
ータをラスタ出力スキャナ（ROS）用の直列画素ビット
ストリームに変換するフロントエンドシステムにおいて
用いられる。

このフロントエンドシステムは公知であり、直列に与え
られるデータによって完全なページを線毎に印刷し得る
プリンタに用いられる。この種のプリンタの一典型例は
レーザプリンタで、レーザプリンタでは光ビームが像に
従って変調され、この変調された光ビームを多角形ミラ
ーが、可撓性のベルト上に形成された酸化亜鉛−結合剤
層のような感光面上へと線状に偏向させる。公知のよう
にして、変調された光ビームにより上記感光面上に潜像
が記録され得る。この潜像は公知方法によって現像され
得、かつ紙のような受像材料上に転写され得る。

図形データは、例えば走査デバイスで像を走査し、得ら
れたデータを場合によっては符号化システムで符号化し
てメモリに蓄積することによって獲得され得る。

印刷されるべきページに関するデータはまず例えばグラ
フィックワークステーションによって、文字データも図
形データも含み得る最終的な所望レイアウトを創出する
べく処理される。

このように組み立てられたページが印刷されるべき場
合、符号化された、あるいは符号化されない図形情報並
びに符号化されたフォントデータが、高さ、幅並びに最
終的な所望位置に関する情報と共にフロントエンドシス
テムに送られる。更に、印刷されるべき文字のビットマ
ップ情報もフロントエンドに送られる。

フロントエンドが上記データを総てメモリに蓄積した
後、該データを、印刷されるべきページの大きさに対応
する記憶容量を有する、即ちページ大のラスタイメージ
メモリ（ビットマップメモリ）内の適正な記憶場所に配
置することが必要で、データは次に前記ラスタイメージ
メモリから直列に読み出され、レーザプリンタの変調器
に送られる。

ラスタイメージメモリにおいて、字体文字及び図形文字
のビット表現は、当該文字が印刷されたページ上で最終
的に占める地点に対応する記憶場所に記憶される。

最近のレーザプリンタは高速及び高解像度で印刷できる
ので、フロントエンドシステムも印刷されるべきページ
に関するデータを高速で処理してプリンタに供給し得な
ければならない。そのためには、ラスタイメージメモリ
も上記の必要を満たさなければならない。

従って本発明は、高解像度プリンタに必要なデータを高
速で処理し得るラスタイメージメモリの提供を目的とす
る。

この目的は、特許請求の範囲第１項に記した本発明の諸
特徴によって、冒頭に述べたようなラスタイメージメモ
リにおいて達成される。

その結果、ラスタイメージメモリは該メモリの内容につ
いてラスタイメージプロセッサから一部独立に論理演算
を実行し得、その間にラスタイメージプロセッセは次の
サイクルを準備し得る。

本発明の上記及びその他の利点を、添付図面を参照しつ
つ以下に詳述する。

具体例 第１図に、フロントエンドシステムを概略的に示す。図
中、フロントエンドコントローラ（FEC）10は操作コン
ソール19と接続され、またプリンタ20の制御システムと
も接続されている。プリンタ20はラスタ出力スキャナで
あり、このスキャナにおいては光ビームが像に従って変
調され、かつ感光素子の表面上へと線状に偏向させられ
る。感光素子は、該素子に完全な像がラスタの形態で記
録され得るように、光ビームの偏向方向に対して垂直に
駆動される。ラスタ出力スキャナの一例はレーザプリン
タで、レーザプリンタでは変調されたレーザビームが回
転する多面ミラーによって、電荷を付与された光導電体
の表面上へと向けられる。光導電体が上記のようにして
像に従って露光され、得られる帯電像はトナーで公知の
ように現像されて受像シートに転写され、かつ熱により
定着を実現され得る。フロントエンドコントローラ10は
モトローラ68000マイクロプロセッサを具備した16ビッ
トマイクロプロセッサシステムを含み、局所的ROM並び
にランダムアクセスメモリ（RAM）12の一部との組み合
わせにおいてフロントエンドの制御システムとして機能
する。フォント読み出しメモリ13には、幾つかの印刷字
体のビットパターンが記憶されている。フロントエンド
は、やはりモトローラ68000マイクロプロセッサを具備
した16ビットマイクロプロセッサシステムを含むI/Oプ
ロセッサ11を介して、ディスクメモリ、ワークステーシ
ョン、コンピュータ及び／またはクラスタコントローラ
と接続され得る。FEC10、I/Oプロセッサ11、RAM12及び
フォントメモリ13は、標準的なVMEバス14を介して互い
に接続されている。フォントメモリ13は、RAMとして構
成され、あるいはRAM12の一部から成ることも可能であ
る。その場合フォントのビットパターンは、フロッピデ
ィスク記憶装置のディスクメモリから上記RAMにロード
される。

ラスタイメージプロセッサ（RIP）15もVMEバス14と接続
されている。ラスタイメージプロセッサ15は更にラスタ
イメージバス（RIバス）17を介して、ラスタイメージメ
モリ（RIM）とも呼称されるページ大ビットマップメモ
リ16と接続されている。RIP15はフォントメモリ13から
読み出した字体文字をその像に基づいてビットマップメ
モリ（RIM）16に書き込むべく機能し、前記字体文字は
ビットマップメモリ16内の適正な記憶場所に配置され
る。RIP15は更に、メモリ12から図形情報を読み出し
て、やはりビットマップメモリ16内の所望の記憶場所に
書き込むこともできる。ビットマップメモリ16がデータ
で満たされた後、書き込まれたデータはRIP15を介して
再び読み出され得、読み出されたデータは直列画素ビッ
トストリームとして、ライン18を介しレーザプリンタの
変調器に送られる。

光導電体上に記録される像は0.05×0.05mmの画素から成
り、従ってA4判の白黒像を印刷するには約4,000×6,000
個の画素が必要である。この結果、ビットマップメモリ
16は約24メガビットもしくは３メガバイトの容量を有す
る。ビットマップメモリ16からの読み出しの間ライン18
を介してレーザプリンタの変調器に送られる画素ビット
の伝送速度は約25メガビット／秒であり、その結果A4判
のページは約１秒で印刷され得る。

例えばワークステーションからI/Oプロセッサ11を経て
送られてくる、印刷されるべきページに関するあらゆる
データは、FEC10の制御下にRAM12に記憶される。そのた
めに様々なオプションが有効である。例えばA4判ページ
を“ポートレイトモード”で印刷しなければならない場
合、ページの記録に必要な約4,000本の走査線に対応す
る約4,000個のサブテーブルが設けられる。各サブテー
ブルには、ある１本の走査線上に始点が位置する字体文
字あるいは図形文字のタイプコードが蓄積される。各タ
イプコードはある１個の文字の、該文字が走査線上に占
めるＸ方向位置に関するデータ、フォントの種類に関す
るデータ、並びに高さ及び幅に関するデータを含む。タ
イプコードはフォントメモリ13内の基底アドレスに関す
るデータをも含み、前記メモリ13には文字のビット表現
が16ビットワードで記憶されている。このように形成さ
れる１組のリストを、原データのリストと呼称する。

こうして、印刷されるべきページに関するデータがRAM1
2に蓄積されると、ビットマップメモリ16への書き込み
が開始され得る。そのためにタイプコードはRIP15によ
ってRAM12から１個ずつ読み出され、フォントメモリ13
からの関連ビット表現と共に拡大されてビットマップメ
モリ16内の、Ｘ方向及びＹ方向において適正な記憶場所
に配置される。このようにして総ての文字が１個ずつ完
成され、その結果ビットマップメモリ16は印刷されるべ
きページの画素ビット表現で完全に満たされる。

上述のようなサブリストは、必ずしも形成される必要は
無い。印刷されるべきページに関するデータはRAM12
に、ランダムシーケンスの形態でも記憶され得る。ビッ
トマップメモリ16への書き込みの際、RAM12にランダム
シーケンスの形態で記憶された原データは連続的に読み
出され、拡大され、ビットマップメモリ16内のそれぞれ
の記憶場所に配置される。更に別のオプションによれ
ば、あるページ上に認められる文字はどの種類も１度し
か記憶されず、その際前記各種の文字は自身が当該ペー
ジ上に占める様々な位置に関するデータを具える。この
ようにして、例えば文字ｅのような頻繁に出現する文字
に関するデータがRAM12に１度しか記憶されず、該文字
がページ上に占める全位置は別のテーブルに挿入され
る。

普通、RAM12あるいはフォントメモリ13に記憶された文
字のうちまず図形文字がビットマップメモリ16に書き込
まれ、字体文字はその後にのみ書き込まれる。

ラスタイメージプロセッサ 第２図に、RIP15の実施し得る処理を示す。システム起
動（ステップ24）後、RIP15はフロントエンドコントロ
ーラ10からのシステムリセット信号もしくはINITコマン
ドによって初期化され（ステップ25）、その後“自己試
験”処理（ステップ26）が開始される。この“自己試
験”には、様々なRIP機能及びビットマップメモリ（RI
M）機能の試験が含まれる。RIP15は自己試験手続きの間
VMEバス14にアクセスしてはならず、なぜならFEC10がRA
M12及びフォントメモリ13の試験にVMEバス14を必要とす
るからである。RIP15が“自己試験”プログラムを問題
無く終えた場合、割り込み信号がFEC10に送られ、RIP15
は待ちモードとなる（ステップ27）。自己試験プログラ
ムが故障を検出した場合、RIP15はやはり待ちモードと
なる（ステップ27）が、FEC10への割り込み信号は発生
されない。それによってフロントエンドコントローラ10
は、RIP15の“自己試験”において故障が発見されたこ
とを知る。故障はオペレータにもLEDの点燈によって告
知される。

FEC10からRIP15への“RIP診断”コマンドによって、RIP
15診断処理が開始する。RIP15は幾つかの内部試験を行
ない、かつRIM16についても幾つかの試験を行なう。こ
れらの試験の結果はRAM12に記憶され、また操作コンソ
ール19に送られて視覚化され得る。RIP診断処理は、VME
インタフェースも試験する。RIP診断処理は、自己試験
処理がより機能的なハードウェア試験を行なうのに比
べ、より発展的な性格を有する。RIP診断処理終了後、R
IP15は状態情報をRAM12に記憶させ、FEC10への割り込み
信号を発生し、VMEバス14を解放する。

FEC10から“ビットマップ書き込み”コマンドを受け取
ると、RIP15はVMEバス14上でのデータ転送をチェックす
る。即ちRIP15は、印刷されるべきページの原データを
持つRAM12にアクセスする。

RIP15は原データのリストをフォントの画素ビット表現
によって拡大し、ビットマップメモリ（RIM）16内に配
置する。RIP15はRIM16に、RIバス17を介してアクセスす
る。RIM16は、該ビットマップメモリ16のためのデータ
に関する、例えばAND、OF及びINVERT演算のような様々
な算術演算の実行においてRIP15を補助する変更論理回
路を含む。ビットマップが満たされた（ステップ28）
後、RIP15はRAM12に状態情報を記憶させ、FEC10へと割
り込み信号を発し、VMEバス14を解放する。

続いてFEC10が“ビットマップ読み出し”コマンドを発
生し、RIP15はレーザプリンタから制御インタフェース
を介して送られてくるページ同期化信号を待つ。上記ペ
ージ同期化信号の受信後、RIP15はRIM16からの読み出し
（ステップ29）によって始動して、直列画素ビットスト
リームを発し、このビットストリームはビデオインタフ
ェースを介してレーザプリンタの変調器に送られる。ビ
ットマップ読み出し処理（ステップ29）の終了後、RIP1
5は再びRAM12に状態データを記憶させ、FEC10へと割り
込み信号を発し、VMEバス14を解放する。

RIP15（第３図）は内部バスシステム、即ちラスタイメ
ージプロセッサバス（RIPバス）46の周囲に構成されて
おり、前記バス46は、16ビットワードを排他的に伝送す
るべく設計された同期バスである。RIPバス46はデータ
ライン47と、アドレス及び制御ライン48と、条件ライン
49とを含む。このRIPバス46は、VMEバスインタフェース
41を介してVMEバス14と、またRIバスインタフェース45
を介してRIバス17と接続されている。RIバス17は特にデ
ータ及びアドレスライン58と、ビジーライン57と、RIバ
スアドレス有効ライン56と、クロックライン54と、複数
本の変更ラインとを含む。RIPバス46は更に、レーザ走
査モジュールインタフェース（LSMインタフェース）44
並びにRIP15固有の中央処理装置（CPU）43とも接続され
ている。レーザ走査モジュールLSMインタフェース44
は、印刷されるべき線の始まりを知らせる同期化信号を
もたらす“走査開始（SOS）”ライン52、所望の画素周
波数に対応する信号をもたらすバーストライン53、ビッ
トマップメモリ16からの読み出しの際直列画素ビットス
トリームをレーザプリンタの変調器に送るビデオライン
18といった諸ラインを介してレーザプリンタと接続され
ている。アドレス及び制御ライン48並びに条件ライン49
は、ページ同期化インタフェース42とも接続されてい
る。ライン50を介して、“ページ−アベイラブル（PA
V）”信号がプリンタの制御デバイスに送られ、この信
号はページ全体のデータがビットマップメモリ16に書き
込まれたこと、及びRIP15はプリンタの制御デバイスに
よって発せられた“ページ開始（SOP）”信号をライン5
1を介して受信すればビットマップメモリ16からの読み
出しを開始し得ることを知らせる。

VMEバスインタフェース 第４図に、VMEバスインタフェース41の細部を概略的に
示す。マスタインタフェース100、スレーブインタフェ
ース101及びインタラプタ102がVMEバス14と接続されて
いる。RIPバス46からのデータライン47が、マスタイン
タフェース100と接続されている。RIPバス46からのアド
レス及び制御ライン48並びに条件ライン49は、マスタイ
ンタフェース100、スレーブインタフェース101及びイン
タラプタ102と接続されている。VMEバスインタフェース
41の仕事は、RIP15を非同期式のVMEバス14からシールド
することである。VMEマスタインタフェース（VME-MI）1
00は存在するバッファ及びレジスタを制御する内部制御
システムを含み、このインタフェース100を介してVMEバ
ス14上でのアクセスサイクルが実行され得る。上記制御
システムにはプログラマブルな論理回路が用いられてい
る。スレーブインタフェース101及びインタラプラ102の
制御用としても、プログラマブルな論理回路が設置され
ている。

VME-MI100（第８図）はまた、データベースマスタ（DTB
マスタ）及びデータベースリクエスタ（DTBリクエス
タ）ようなデータ転送機能を有する。所望のデータ転送
速度を得るために、VME-MI100には幾つかの機能が付加
されている。

第一の機能は、アドレス−ハイカウンタ132及びアドレ
ス−ローカウンタ133によって構成されるアドレスアッ
プ／ダウンカウンタである。各々フォントメモリ13ある
いはRAM12の連続的なアドレスに蓄積された様々な字体
文字あるいは図形文字のビット表現のRIM16へのロード
の際、カウンタ132及び133は個々の文字毎に、当該文字
の例えばRAM12内での基底アドレスにプリセットされ
る。バッファ134並びにVMEバス14のVMEアドレスバス141
を介して、上記基底アドレスはRAM12に送られ、当該記
憶場所に蓄積された第一の16ビットワードがVMEバス14
のVMEデータバス142を介して両方向バッファ135にもた
らされた後、RIM16内の適正な記憶場所に配置される。
カウンタ133に１を加えることによってRAM12の次のアド
レスが発せられ、第二の16ビットワードがVME-MI100を
介してRIM16に与えられる。同様にして所与の文字に関
連する総てのアドレスが発せられ、文字はRIM16内に完
全に書き込まれる。

こうして、CPU43は基底アドレスを１文字につき１回し
か発しなくてよく、その結果RIM16へのロードの間、例
えば画素処理演算、RIMアドレス決定等他の機能が果た
され得るという成果が得られる。

ある文字が完成されると、次の文字の基底アドレスが新
たにカウンタ132及び133に与えられ、上述のサイクルが
繰り返される。

第二の機能、即ちミラー機能は、FPLA及びPALのような
プログラマブルな論理回路で構成されたミラー回路136
によって果たされ、この回路136は文字がRIM16内に180
゜回転して書き込まれなければならない場合に用いられ
得る。ミラー回路136は16ビットワードの各ビットを、
ビット位置０のものをビット位置15のものと、ビット位
置１のものをビット位置14のものと、ビット位置２のも
のをビット位置13のものと、というように交換する。

今やCPU43は基底アドレスは発せず、所与の文字の高さ
及び幅に関するデータ並びに基底アドレスからRAM12
の、該文字に関連する最大アドレスを計算する。計算さ
れた最大アドレスはカウンタ132及び133にロードされ、
これらのカウンタ132、133はVME-MIコントローラ130に
よってダウンカウンタに切り替えられる。RAM12の記憶
場所への各アクセス毎にカウンタ133の内容から１が引
かれ、RAM12からの16ビットワードはミラー回路136で鏡
像状に反転され、データ−インレジスタ137を介してRIM
16内に書き込まれる。このようなサイクルは、当該文字
の本来の基底アドレスに達するまで続けられる。VME-MI
100においてはまた、上述のようにして得られるデータ
を例えばFEC10あるいはRAM12に送るべく、データ−アウ
トレジスタ138がデータライン47を介してRIPバス16と接
続されている。

VME-MIコントローラ130は、制御ライン48及び条件ライ
ン49を介してRIPバス46と接続されており、またバッフ
ァ131を介してVMEバス14の、アドレス、データ及び制御
ライン139並びにバス調整ライン140とも接続されてい
る。

CPU43はVME-MI100に、“バス解放”、“マルチプルアク
セス”、“シングルアクセス”及び“変更”といった様
々なモードを呼び出し得る。VME-MI100がシングルある
いはマルチプルアクセスモードに切り替わり得る前に、
次のデータ、即ち読み出しか書き込みかのデータ、ビッ
ト配列が正常か鏡像反転かのデータ、所望アドレスのデ
ータ、並びに処理されるべきデータがまず特定されなけ
ればならない。このような特定は、“バス解放”モード
及び“変更“モードの間にのみ変えることができる。た
だ、処理されるべきデータだけは常に変更可能である。
このことは、“変更肯定（CHANGE ACKNOWLEDGE）”ラ
インによって指示される。VMEバス14を介して送られて
くる読み出しデータを収容するレジスタは、“レジスタ
−フル（REGISTER FULL）”ラインが動作状態にあれば
いつでも読み出され得る。“バス解放”モードの呼び出
し後VME-MI100はVMEバス14を解放する。このことは、VM
Eバスドライバが動作不能とされ、VMEバス14のBBSY信号
が無効となることを意味する。VMEバス14の解放は、最
後のアクセスサイクルが完全に終了している場合にのみ
実現し得る。“変更肯定”信号が、“バス解放”モード
が確立されたことを指示する。インタフェース100のこ
のモードでは、VMEバス14へのアクセスは実現し得な
い。“変更”要求後、VME-MI100は、VMEバス14を未だ捉
えていない場合そうするように命令される。このことは
バス調整ライン140によって達成される。“変更”モー
ドの獲得が“変更肯定”ラインを介して示され、VMEバ
ス14へのアクセスが可能となる。“変更”モードでは、
アドレス及びデータレジスタの内容も変更され得る。
“変更”モードは、VMEバス14を解放せずに該バス14へ
のアクセスを一時的に停止することを可能にする。VME
バス14へのシングルアクセスは、“シングルアクセス”
モードを呼び出すことによって開始され得る。前のモー
ドが“バス解放”モードであった場合、VMEバス14は、
調整論理回路からの対応する有効信号を介してのみ捕捉
され得る。この捕捉の後にのみ、VMEバス14へのワード
アクセスが可能となる。

読み出し／書き込みインジケータが、読み出しサイクル
と書き込みサイクルとのいずれが実行されるべきである
かを決定する。

読み出しサイクルでは、VMEバス14からのデータがミラ
ー回路136を介してデータ−インレジスタ137にクロック
に従って書き込まれ、その際ミラー回路136は正常／鏡
像反転インジケータによって能動化され得る。データが
データ−インレジスタ137にクロックに従って書き込ま
れると、データ転送が完了したこと、及びデータがレジ
スタ137に与えられたことをCPU43に指示するREGISTER-F
ULLフラグが設定される。REGISTER-FULLフラグはデータ
がデータ−インレジスタ137に読み込まれた瞬間に設定
され、このアクセスの後アドレスカウンタの内容が１だ
け増加される。ミラー機能が用いられた場合は、アドレ
スカウンタの内容は１だけ減少される。REGISTER-FULL
フラグがなお有効で、かつデータがVMEバス14から読み
込まれる時、通常のVMEサイクルはデータ−インレジス
タ137が完全に読み出され、かつ該レジスタ137に新しい
データが読み込まれてしまうまで延期される。

書き込みサイクルは原理的には読み出しサイクルと同じ
で、唯一の相違点はデータストリームの方向である。書
き込みサイクルでは、データ−アウトレジスタ138内の
データがVMEバス14へ転送される。ミラー回路136は、書
き込まれたデータを何等変更しない。データ−インレジ
スタ137は、REGISTER-FULLフラグをクリアし得るように
既に読み出されていなければならない。“マルチプルア
クセス”モードは、“シングルアクセス”モードと多く
の点で類似する。“シングルアクセス”モードはFEC10
からのコマンド読み出し、並びに該FEC10への状態情報
書き込み用である。“マルチプルアクセス”モードは主
として図形及びフォントデータの読み出し用で、後続ア
クセスはVME-MI100によって自動的に開始される。新し
いアドレスはアドレスカウンタによって発せられる。こ
の場合に行なわれなければならない唯一の動作は、デー
タ−インレジスタ137からの読み出しである。

上述の様々なモードは、CPU43の信号ラインの何本かと
接続されたVME−MODEラインで選択される。読み出し／
書き込みセレクタ及び正常／鏡像反転セレクタも、上記
のような信号ラインと接続されている。CHANGE ACKNOW
LEDGE信号及びVME“レジスタ−フル”信号は、CPU43の
“WAIT"ラインによってもたらされる。VMEアドレスは24
ビットカウンタ132及び133に蓄積され、入力及び出力デ
ータは２個の16ビットレジスタ137及び138に蓄積され
る。“アドレス−ハイ”及び“アドレス−ロー”カウン
タ132及び133並びにデータ−アウトレジスタ138は、レ
ジスタクロックラインによってロードされる。データ−
インレジスタ137からの読み出しは、CPU43と接続された
レジスタイネーブルラインによって行なわれ得る。

LSMインタフェース 第５図に、LSMインタフェース44の細部を概略的に示
す。RIM16読み出しの際、RIP15はメモリ16から16ビット
ワードを取り出し、RIPバス46のデータライン47を介し
てレジスタ111に転送する。制御ブロック110がライン11
5を介してシフトレジスタ112に“ロード”信号を送り、
レジスタ111の内容がシフトレジスタ112に並列にロード
される。レーザプリンタは約24MHzの周波数でバースト
パルスを発生し、このパルスはライン53及びI/Oバッフ
ァ113を介して、シフトレジスタ112及び制御ブロック11
0に送られる。シフトレジスタ112の内容は上記パルスに
よって直列にシフトし、読み出され、I/Oバッファ113及
びライン18を介してROSの変調器に送られる。

バーストパルスは制御ブロック110内の16ビットカウン
タに送られ、15個のパルスがカウントされると、もしく
は16番目のパルスがカウントされる間に、今やレジスタ
111に新たに読み込まれているワードがシフトレジスタ1
12に並列に転送され、このワードもシフトして読み出さ
れる。前記16ビットワードのシフト−読み出し動作が始
まる前に、レジスタ111には新しい16ビットワードがロ
ードされる。データがシフトレジスタ112に読み込まれ
るや“エンプティ”フラグが設定され、レジスタ111へ
の新データの書み込みが可能となる。“エンプティ”フ
ラグは、RIP15のCPU43の“待ち”ラインに与えられる。
このようにして、１本の走査線に関する全データが逐次
ROSに転送される。制御ブロック110はRIPバス46の条件
ライン49を介して、CPU43に条件信号を送る。１本の走
査線についての作業が完了した後、ライン52を介してRO
Sから制御ブロック110にSOS信号が送られる前に、RIM16
からのデータ取り出しはRIP15によって暫く控えられる
（待ち条件）。この間に、レジスタ111はライン114を介
してクリアされる。SOS信号に応答して上述のような、
データをレジスタ111に読み込み、シフトレジスタ112に
転送し、シフトして読み出すといったサイクルが次の走
査線に関して再び繰り返される。レジスタ111にワード
がロードされると“フル”状態も条件ライン49を介して
CPU43に送られ、CPU43はレジスタ111の内容が再びシフ
トレジスタ112にロードされてしまうまで新しいワード
の取り出しを遅らせる。PAV信号発生後、SOSパルスの数
がCPU43内のカウンタによってカウントされ、このカウ
ンタによって、当該ページに関する全データのROSへの
転送完了時点が確認され得る。

中央処理装置 第６図に、RIP15のCPU43の細部を概略的に示す。CPU43
は、いずれもAdvanced Micro Devices社の製品である
マイクロプログラマブルなマイクロプロセッサ74（Am29
116型）並びに関連するアドレスシーケンサ70（2910A
型）の周囲に構成されている。

各クロックサイクルに応答して、実行されるべきマイク
ロ命令がマイクロ命令レジスタ72に読み込まれる。上記
マイクロ命令はマイクロPROM71からもたらされ、マイク
ロPROM71はアドレスシーケンサ70によって再びアドレス
される。プロセッサ74においては、あらゆる機能がマイ
クロ命令ビットの幾つかによって制御される。マイクロ
命令は、アドレスシーケンサ70、プロセッサ74、ブラン
チアドレス制御ユニット79、条件セレクタ75、待ちセレ
クタ77及びイネーブルブロック78のためのビットに分割
され得る。

マイクロPROM71に記憶されたマイクロ命令が実行される
順序も、アドレスシーケンサ70によって制御される。ア
ドレスへの連続アクセスの可能性に加え、マイクロPROM
71の容量4096ビットのマイクロワードエリア内の個々の
マイクロ命令に対する条件付きブランチ命令が実行され
得る。LIFOスタックが、マイクロサブルーチンにおける
リターン結合及びループ−インの可能性をもたらす。上
記スタックは、９段の深さを有する。各マイクロ命令の
ためにアドレスシーケンサ70は12ビットアドレスを発
し、このアドレスは次の四つの発生源のうちの一つに由
来する。

−マイクロプログラムアドレスレジスタ（PC）。このレ
ジスタは普通、目下アクセスされているアドレスより１
だけ大きいアドレスを指示する。しかし、“待ち”モー
ドが待ちセレクタ77によって発生されるとPCは増分され
ない。

−ブランチアドレス制御ユニット79からデータを取得す
るライン92と接続された外部入力。

−一つ前のマイクロ命令の間にマイクロプログラムアド
レスレジスタ（PC）の内容をロードされた深さ９段のLI
FOスタック。

−一つ前のマイクロ命令の間に外部入力からロードされ
たデータを保持するレジスタ／カウンタ。

プロセッサ74はマイクロプログラマブルな16ビットマイ
クロプロセッサ（Am29116型）で、図形に関する用途に
最適な命令セットを伴う。プロセッサ74のための上記命
令セットには、特にシングル及びダブルオペランド、
“ｎビット回転”並びに“回転及び併合”が含まれる。

プロセッサ74は演算実行のための命令をマイクロ命令レ
ジスタ72から、バス83及び命令変更回路73を介して受け
取る。

命令入力は、即値命令のためのデータ入力としても用い
られる。プロセッサ74の“命令イネーブル（IEN）”入
力がライン94を介して能動化されると、実行された命令
の結果はプロセッサ74のアキュムレータ及び状態レジス
タに保持される。ライン95を介して“出力イネーブル
（OE）”が能動化されると、CPU43のデータバスは出力
として切り替えられ、該バスはプロセッサ74のALUの内
容を持つ。これに対して、“出力イネーブル”がライン
95を介して動作不能にされると、CPU43のデータバスは1
6ビット入力として機能し、RIPバス上に存在するデータ
がデータライン47を介してプロセッサ74に付与され得
る。プロセッサ74に付与された上記データは内部レジス
タに保持され得る。プロセッサ74のデータバスはRIPバ
スのデータライン47と直接接続されている。

ALUの状態（例えば桁上げ、負、ゼロ、オーバフロー）
は、各サイクルの間プロセッサ74の“状態”バス87にお
いて得られる。命令変更回路73によって、マイクロPROM
71に記録された命令は、例えば“ｎビット回転”のよう
な命令の場合回転の行なわれるべきビットの数を指示す
るように変更され得る。指示された上記ビット数は、プ
ロセッサデータライン47からの幾本かのライン（91）を
介して特定される。

ライン94上のIEN信号がプロセッサ74の命令入力を動作
不能にすると、バス83上をプロセッサ74へと送られるの
と同じプロセッサ命令ビットがバス84を介してブランチ
アドレス制御ユニット79にも送られて、アドレスシーケ
ンサ70をランダムに異なるアドレスに分岐させるのに用
いられ得る。通常、ユニット79はブランチアドレスを、
データライン47からバス90を介して送られてくるデータ
で満たされたレジスタの内容から受け取る。

条件セレクタ75は８段マルチプレクサを含み、該セレク
タ75の出力はライン89を介してアドレスシーケンサ70に
接続されている。RIPバスの条件ライン49あるいはプロ
セッサ状態ライン87から状態バッファ76及びライン88を
介して条件セレクタ75の入力に付与される８個の可能な
条件のうちの１個が選択され得る。選択された条件はア
ドレスシーケンサ70によって、所望の条件付き命令の実
行に用いられる。ライン85を介して状態バッファ76に選
択イネーブル（SLE）信号を付与すれば、状態バッファ7
6には任意の新条件をロードすることができる。

“待ち”セレクタ77も８段マルチプレクサを含み、この
マルチプレクサは動作モードにおいて、８本の“待ち”
ライン97のうちの１本をライン93を介してアドレスシー
ケンサ70に接続する。待ちライン上のゼロレベルは、プ
ログラムアドレスレジスタのプログラムカウンタを停止
する。待ちラインは、RIPバスの条件ラインと接続され
ている。

イネーブルブロック78は様々な機能を有する上に、RIP
バスの制御ラインのために必要な全信号を発生する。イ
ネーブルブロック78は三つの異なる機能を果たす。

a.イネーブル信号の発生。

イネーブル信号は、その出力がRIPバスに接続されてい
る複数個のデータレジスタのうちのいずれが能動化され
るべきであるかを決定する。各レジスタについて１本の
イネーブルラインが存在する。

b.レジスタクロックの発生。

クロックラインは、その入力がRIPバスと接続されてい
る複数個のデータレジスタのうちのいずれがデータをク
ロックに従い読み込むべきかを決定する。各レジスタに
ついて１本のクロックラインが存在する。

c.他の信号の発生。

信号ライン上の信号は、RIPバスと接続されたインタフ
ェースモジュールにおいてフラグ及び機能セレクタとし
て用いられる。

ラスタイメージバスインタフェース RIPバス46とRIバス17との接続は、RIバスインタフェー
ス45によって構成されている（第７図）。インタフェー
ス45は、両方向データ、呼び出されるべきアドレス並び
に変更コードを緩衝する。この緩衝はレジスタによって
実施される。“データ−アウト”レジスタ120、“アド
レス−ロー”レジスタ122、“アドレス−ハイ”レジス
タ123及び変更レジスタ124はRIPバス46からロードされ
得る。ロードは、CPU43のイネーブルブロック78による
アドレス及び制御ライン48制御の下に行なわれる。“デ
ータ−イン”レジスタ121からの読み出しは、イネーブ
ルブロック78のイネーブルラインによる制御に導かれて
実施され得る。“アドレス−ハイ”レジスタ123は、ア
ドレスの上位桁のビットを記憶する。“アドレス−ロ
ー”レジスタ122は下位桁のビットを記憶する。“アド
レス−ハイ”レジスタ123へのロード後、RIバス読み出
し／書き込みサイクルが自動的に開始される。このこと
は、コントローラ125によって次の処理が実施されるこ
とを意味する。

サイクル１−RIバス上にアドレスを設定し、RAV（RIバ
スアドレス有効）を有効にする。

サイクル２−RIバス上に“データ−アウト”を設定し、
RAVを無効にする。

サイクル３−RIバス上のデータを“データ−イン”レジ
スタ121に読み込む。

RIバスサイクルの開始前に、CPU43はRIバスビジーライ
ン57が非動作状態にあるかどうかを試験しなければなら
ない。ビジーライン57は、CPU43の待ちラインの１本と
接続されている。

ラスタイメージバス（RIバス） RIバス17はRIP15をビットマップメモリ（RIM）16と接続
し、このバス17は64本のラインによって構成されてい
る。RIバス17は、ビット幅32の多重アドレス／データバ
スを含む。RIP15はRIバス17上でマスタとして動作す
る。１個以上のRIMボードをRIM16はそれ自体、バス17上
で主導権を一切取らない。RIバス17には、該バス17の制
御権をRIP15に要求し得るRIバスDMAデバイスも接続され
得る。

RIバス17は同期バスである。クロック信号（BCLK）は、
RIP15によってRIバス17に与えられる。バス17上でのあ
らゆる動作は二相クロックのエッジにおいて実行され
る。即ち、クロック信号（BCLK）の立ち上がりエッジで
はRIP15の全動作が、また立ち下がりエッジではRIM16の
全動作が実現する。RIバス17上でのその他のモードは、
高、低及び高インピーダンスの三つの信号レベル（トラ
イステート）によって説明され得る。信号レベルの変化
は総て、二相クロックの有効エッジによって開始されて
実現する。このように、クロック信号と、アドレス／デ
ータ信号と、その他の信号との３種の信号群が存在す
る。

バス17上に出現する諸信号は次のように規定される。

−BCLK:RIP15によってRIバス17に与えられる対称なクロ
ックパルス。

−RAD（RIPアドレス／データ）：この信号を伝送するラ
インRAD00〜RAD31は、トライステートドライバを具備し
たあらゆるバスデバイスによって駆動される多重アドレ
ス／データ転送路を構成する。“高レベル”の時、ライ
ンRAD00〜RAD31の総てが活動する。

−RMC（RIM変更コード）：ラインRMC0〜RMC3上をRIP15
あるいはDMAデバイスからRIMボードへと送られるこのコ
ードは、アドレスされた記憶ワードの内容についてRIM
ボードで行なわれる論理演算の間に働く“変更”機能を
特定する。この信号もトライステート型である。

−RROFF（RIバス−リフレッシュオフ）：この信号は、R
IMボードが最短サイクル時間を達成するべくリフレッシ
ュを中断し得ることを指示する。データ損失を防ぐため
に、RIMボードとRIP15との間で特別のアドレス指定順序
が維持される。

−RBR（RIバス−バス要求）０、RBR1:これらのオープン
コレクタ信号によって、２個のDMAデバイスはバスオー
ビタにバス17へのアクセス権を要求し得る。上記２個の
デバイスは異なる優先権を有する。

−RBG（RIバス−バス許可）：この信号によってバスオ
ービタは、バス17が使用可能であることを最高優先権を
有する要求デバイスに指示する。

−RBUSY（RIバス−バスビジー）：このオープンコレク
タ信号によって、アドレスされたRIMボードは自身が暫
くの間新たなバスサイクルを実行し得ないことを指示し
得る。

−RAV（RIバス−アドレス有効）：“低レベル”の時有
効であるこのトライステート信号は、RIバス17上に有効
なアドレスが存在することを指示する。

RIバス17はビット幅32のデータ及びアドレス転送路によ
って構成され、この転送路はその32本のアドレス及びデ
ータラインRAD00〜RAD31に関して多重化されている。ラ
インRAD00〜RAD31の割り当ては、次のようになされる。

A24−D16の場合：アドレスラインRAとしてラインRAD00
〜RAD23が用いられる。その際ラインRAD24〜RAD31は
“アクセス不可”モードを取る。データラインとしては
ラインRAD00〜RAD15が用いられ、その際にはラインRAD1
6〜RAD31が“アクセス不可”モードを取る。即ち、デー
タ転送は16ビットワードに基づいて行なわれ、アドレス
指定はビット幅24で実施される。

A24−D16−D16の場合：アドレスラインに関してはA24−
D16の場合と同様である。バス17のラインRAD00〜RAD15
からのデータが付与されるボードが設定されているのと
同一のアドレス空間にラインRAD16〜RAD31からのデータ
が付与される第二のボードをも設定することによって、
各々ビット幅16である２個のボードとして機能するビッ
ト幅16のボードのためのビット幅32のデータバスが創出
され得る。アドレス／データバスのどの部分がデータを
転送するかはRIMボードにおいて選択され得る。RBR0信
号、RBR1信号及びRBG信号によって、RIバス17へのアク
セスはRIPと選択的なDMAデバイスとの間で調整される。
この調整は、全くRIM16外で行なわれる。

バス17上での各サイクルは、WRITE/READサイクルから成
る。バス17がフリーである（RBUSYが有効でない）場
合、RIPはアドレス（ADR［ｎ］）をバス17のライン（RA
D00〜RAD23）上に設定し得る。この設定が行なわれると
RAV信号が発せられ、またラインRMC0〜RMC3を介してRIM
変更コード（RMコード）が送られる。アドレス指定後、
RIPはそのデータ（DATAO［ｎ］）をバス17のライン（RA
D00〜RAD15）に与える。

ADR［ｎ］によってアドレスされたRIMボードはRBUSY信
号を有効にする。そこでRIPはRIバス17を放して、ADR
［ｎ−１］によってアドレスされたRIMボードにDATAI
［ｎ−１］をバス17上に設定する機会を与え、それによ
ってRIPは上記データを読み込み得る。この結果、連続
する二つのWRITE/READサイクルは、言わば互いの中に押
し込まれる。このことは、RBUSYが無効になったかどう
かを決定するのにRIPが必要とする時間を当該サイクル
においてADR［ｎ］によってアドレスされたRIMボードの
最後の処理段階に一致させることによりなお更に最適化
される。このような手続きは、RIMボードが、該RIMボー
ド自体が完全にレディ状態となる以前にRBUSYを無効に
することによって達成されるが、このことはRBUSYがRIM
ボードにより無効にされたことをRIPが確認し得た時に
は既にRIMボードはレディ状態となっていることがきわ
めて確実である場合に実現する。即ち、第一のサイクル
は無効データを含み、またRIM16から最後のデータを取
り出すには付加的なサイクルも必要である。

先に述べたように、最短サイクル時間がバス17上で達成
される。“最短サイクル時間”とは、バス17上で最高転
送速度が達成されるバスモードのタイミングシーケンス
を意味する。

RIMのリフレッシュの結果として、RIMボードが最短サイ
クル時間を達成し得ない事態が生じる。RIMボードは上
記事態を、RBUSY信号によって指示する。このRBUSY信号
を所定数のクロックサイクル（BCLK）で延長することに
より、RIPは自身によるメモリ16への次のアクセスを整
数個数のクロックサイクル分だけ遅らせる。

上記と同様の状況は、RIPがある一定のタスクを未だ終
了していない場合にも生じ得る。RIPはタスクが未完で
あることを、RAV信号を整数個数のクロックサイクル分
だけ遅らせることによってバス17に指示する。

ラスタイメージメモリ RIM16（第11図）は、16ビットワードに対応して構成さ
れた24メガビットダイナミックメモリ220を含み、ペー
ジ大ビットマップメモリとして用いられる。メモリ220
内の各記憶場所は、最終的な印刷完了ページ上の厳密な
一地点に対応する。RIM16はRIバス17を介してRIP15と接
続されており、このRIP15によって、拡大されたフォン
トデータ及び図形データを書き込まれる。RIM16内で行
なわれる重要な一処理は、アドレスされたワードに対し
て実施される変更処理である。変更処理は16種の異なる
論理演算を含み、これらの演算は所与のアドレスに書き
込まれるデータ並びに既に書き込まれているデータに適
用され得る。RIバス17のラインRMC0〜RMC3にRIM変更コ
ードを付与することによって、一つの特別の変更機能が
選択される。

上記変更コードはRMCレジスタ222内にセットされ、プロ
グラマブルな論理回路によって構成された論理処理ユニ
ット（ALU）223に付与される。新しいデータ（NT）がDA
TAOレジスタ227及びデータライン225を介してALU223に
送られ、一方既にメモリ220内に存在する古いデータ（O
D）はデータ出力ライン226を介してALU223に送られる。
ALU223内での処理の結果（MD）は、ライン224を介して
メモリ220に書き込まれる。

次に揚げる表Ｉに変更機能の一部を、関連するRMコード
並びに対応する論理関係と共に示す。

RIバス17は多重化されたバスであるので、別個のアドレ
ス並びにデータはクロックに従ってレジスタに書き込ま
れなければならない。このためにRIバス17はアドレス／
データバスバッファ228と接続されており、RIバス17に
アドレスが与えられると、該アドレスはアドレスレジス
タ229にバッファ228を介して送られる。（１クロックサ
イクル後に）データが与えられると、このデータはバッ
ファ228を介してPATAOレジスタ227に蓄積される。デー
タ−インレジスタ230（RIPにとっては“イン”である
が、RIMにとっては“アウト”）は、メモリ220の前回指
定されたアドレスからのデータをRIバス17上にセットし
得るように増分される。

RIM16の制御はメモリ制御回路231によってなされる。メ
モリ制御回路231はRAV信号に応答して一連の動作を開始
させるバス状態シーケンサを含み、上記動作とはアドレ
スのクロックに従った書き込み、前記アドレスに関連す
るデータのクロックに従った書き込み、変更コードのク
ロックに従った書き込み、及び前回指定されたアドレス
に属するデータのRIバス17上へのセットである。メモリ
制御回路231は更に、バス状態シーケンサと同期化され
るメモリ状態シーケンサをも含む。メモリ状態シーケン
サはリフレッシュ要求によってか、あるいはメモリアク
セスのためのバスサイクルによって始動され得る。リフ
レッシュサイクルが実行される場合、次のバスサイクル
は保留されなければならない。回路231には、プログラ
マブルな論理回路が用いられる。

メモリ220は複数個の256Kダイナミックメモリチップか
ら成り、16ビットワードに関して256Kワードの“バン
ク"6個を構成している。バンクの選択は、アドレスマル
チプレクサ232においてアドレスラインA18、A19及びA20
を復号することによって実現する。１個のバンクの記憶
場所のアドレス指定は、アドレスラインA0〜A7及びA16
を介して制御回路231から行アドレスストローブ（RAS）
が送られ、次いでアドレスラインA8、A15及びA17がアド
レスマルチプレクサ232を介してメモリアドレスライン
と接続され、列アドレスストローブ（CAS）がやはり制
御回路231によって発生されることにより実現される。

ダイナミックメモリが用いられるため、メモリ220の総
ての記憶場所は少なくとも４ミリ秒に１回リフレッシュ
されなければならない。このリフレッシュは、“RAS単
独”サイクルを周期的に付加することによって実施され
る。“RAS単独”サイクルの間、行アドレスが総てのバ
ンクに与えられる。行中のリフレッシュアドレスは、各
リフレッシュサイクル後に１が加えられる９ビットカウ
ンタによってもたらされる。

RIバス17のRROFFラインを能動化することによって正常
なリフレッシュサイクルは中断され、次のメモリアクセ
スサイクルの最短サイクル時間が達成されることをRIP1
5が保証する。その後メモリ220のアドレスされていない
バンクが、RIバス17上のアドレスをリフレッシュの実施
に使用する。アドレスされたバンクでは、リフレッシュ
は指定アドレスへのアクセスによって行なわれる。

ページの複写が１枚しか必要でない場合、RIM16の読み
出しの間RIバス17上に“CLEAR"変更コードがセットさ
れ、なぜなら読み出し後RIM16は完全にゼロで満たされ
ていなければならないからである。再度印刷されるべく
ページが保持されなければならない場合は、“NOP"変更
コードがRIバス17上にセットされる。

図形命令 ビットマップ書き込み器28（第２図）は、CHAR、MCHA
R、VLINE、HLINE、BLOCK、FILL、AREA、FILL、LINE及び
CIRCLEといった、文字に関する様々な図形命令を実行す
るように設計されている。

マイクロPROM71（第６図）に記憶されている上記命令は
総て、CPU43へのマイクロ命令として実行される。これ
らの命令のためのアルゴリズムは、ビットマップ書き込
み速度が可能な限り大きくなるように決定される。

CHAR:文字をビットマップメモリ16内の適正な記憶場所
に配置する命令。文字のワード境界は通常ビットマップ
メモリ16のワード境界に対応しないので、変位させるこ
とが必要である（第９図参照）。フォントメモリ13に
は、文字201のビットマップ表現200が16ビットワードで
記憶される。１文字は普通複数個の16ビットワードで表
され、それらのワードの幾つかを符号203、204及び205
で示す。ここで、文字201の隅の点202を一例として基準
点とし、最初の16ビットワード203の16個のビット位置
のうち最初のビット位置を“0"で、また最後のビット位
置を“F"で示す。最初のワードのビット表現は0000 00
00 0001 1111である。

文字201がビットマップメモリ16内で、Ｙ方向において
所望の記憶場所に配置される場合、ビットマップメモリ
16のワード境界207は文字201のワード境界０′と概して
まれにしか一致しない。即ち実施されるべき操作は、文
字201のビットマップ表現が図中Δｙで示された幾つか
（ｎ個）のビットだけずれることに対応する。

上記操作のために、マイクロ命令レベルにおいて次の諸
ステップが実行されなければならない。

回転：ビット位置０からビット位置ＦまでΔｙにわたっ
て（n:＝Δｙ）。

併合：マスク＝１ 回転。

マスク＝０ 回転せず。

MCHAR:文字を180゜回転してビットマップメモリ16内に
配置する命令。文字のビットマップ表現はVMEバスイン
タフェースによって逆の順序で読み出される。文字のワ
ード境界のビットマップメモリ16内での変位は、CHARに
関して上述したのと同様に実現される。VMEバスインタ
フェースにはミラー回路も含まれている。

文字のビットマップメモリ16内への書き込みのために、
フロントエンドは幾つかのオーバレイオプションを有す
る（第10図）。これらのオプションは第10図において、
文字Ｖ（符号210）を用いて概略的に示されている。線
影211はRIM16の内容が変更されないことを意味する。RI
M16内の“0"は“白色”を、また“1"は“黒色”をもた
らすものとする。

WRITE:RIM16の持っている内容が“0"にされ、文字のビ
ットマップ表現が“1"で書き込まれる（212）。

INVERT:RIM16の持っている内容が“1"にされ、文字のビ
ットマップ表現が“0"で書き込まれる（216）。

PAINT:RIM16の内容が削除されず、文字データの“1"はR
IM16の内容との“OR"関係を取られる（213）。

MASK:RIM16の、文字のデータ“0"に対応する記憶場所の
内容が“0"にされ、文字のデータ“1"に対応する記憶場
所の内容は保持される（214）。

ERASE:RIM16に、文字のデータ“1"に対応する記憶場所
の内容が“0"にされ、文字のデータ“0"に対応する記憶
場所の内容は保持される（215）。

INVERTING PAINT:RIM16の、文字のデータ“0"に対応す
る記憶場所の内容が保持され、文字のデータ“1"に対応
する記憶場所の内容はインバートされる。

フロントエンドが実行し得る後続命令を次に示す。

BLOCK FILL:所定エリアをブロック、線影等のような通
常パターンで満たす。パターンは循環し、満たされるべ
きＹ方向範囲は完全なワードで表され、また前記パター
ンはＸ及びＹ方向に連続され得る。

AREA FILL:線で囲まれたエリアを反復パターンで満た
す。その際、４方向において閉じられた境界から始める
のと８方向において閉じられた境界から始めるのと二通
りの方法が有る。エリアの境界を予めRIM16に読み込む
ことによって、またRIM16に関してより詳細に述べた特
別の諸動作の結果として、AREA FILLはたとえ境界がワ
ード境界に対応しなくともあらゆるエリアで実行され得
る。

直線、円及び円弧を描くには、ブリーゼンハム（Bresen
ham）アルゴリズムに基づく測定及び調節方法が用いら
れる。この場合、始点は線の理論形状であり、該始点は
各走査線に関して、所望線に最も近く選択される。上記
公知アルゴリズムは、例えばRobert F.Sproullによっ
てACM Transaction on Graphics,Vol.1,No.4,Octobe
r 1972,pages 259−279に、“プログラム変形の線描
アルゴリズム誘導への利用（Using program transfor
mations to derive line-drawing algorithms）”
という標題の下に述べられている。

画素１個分を上回る幅を有する開いた、あるいは閉じた
線や線分を印刷するのに特別のアルゴリズムが用いられ
る。始点は常に、丸い結合点を具えた線分であり、前記
結合点によって他の線分との理想的な整合がもたらされ
る。ブリーゼンハム円アルゴリズムから出発して、丸い
“プロッタ点”が、奇数個数のラスタ点に対応する所望
の厚みで発生され得る。この“プロッタ点”の画素ビッ
ト表現がRAM12に蓄積され、後に文字として処理され得
る。字体文字のビットマップ同様点のビットマップも囲
繞する四角形についての高さ及び幅の情報によって特徴
付けられ、前記四角形の隅の点は、該四角形によって囲
繞された点をRIM16内の適正な記憶場所に配置するのに
用いられる基準点を構成する。

線分の始点は“プロッタ点”の中心点を構成していなけ
ればならず、RIM16内への配置は“プロッタ点”がその
中心点の位置において上記幅の1/2にわたり、かつ上記
高さの1/2にわたって変位することを用いて実現され、
これによって始点と、従って“プロッタ点”の基準点と
が得られる。

その後“プロッタ点”の新たな中心点をブリーゼンハム
線アルゴリズムによって連続的に計算し、当該中心点の
位置に関連するプロッタ点をRIM16にロードすることに
よって、一定の厚みの線分が描かれ得る。

本発明はここに説明した具体例に限定されるものではな
く、多くの変形が当業者によって構想され得る。

より大きい速度を達成するために、二重ビットマップメ
モリを用いることも可能である。フロントエンドシステ
ムの読み出し速度は主として、メモリシステムの読み出
し速度によって制限される。この理由から、データは２
個のビットマップメモリそれぞれに１ビットずつシフト
して書き込まれ、即ち例えば偶数アドレスのビットは第
一のビットマップメモリに、また奇数アドレスのビット
は第二のビットマップメモリに書き込まれる。

読み出しの際、両ビットマップは互いに並列に、かつ同
期を取って読み出される。二つの直列画素ビットストリ
ームは、レーザプリンタへの書き込み速度を２倍にする
べく両出力ストリーム間で、画素ビットストリームの２
倍の周波数で切り替わる回路に与えられる。

二重ビットマップメモリと組み合わせて、二重ラスタイ
メージプロセッサを用いることも可能である。

しかし、このような変形例は総て、本明細書に記した特
許請求の範囲各項の範囲内である。

【図面の簡単な説明】

第１図は本発明によるフロントエンドシステムの概略的
説明図、第２図はラスタイメージプロセッサによって実
行され得る処理の説明図、第３図はラスタイメージプロ
セッサの概略的説明図、第４図はVMEバスインタフェー
スの概略的説明図、第５図はレーザ走査モジュールイン
タフェースの概略的説明図、第６図はラスタイメージプ
ロセッサの中央処理装置の概略的説明図、第７図はラス
タイメージバスインタフェースの概略的説明図、第８図
はVMEバスインタフェースのVMEマスタインタフェースの
概略的説明図、第９図はビットマップメモリ内への文字
の位置設定を示す説明図、第10図はビットマップメモリ
における幾つかの可能な操作の結果を示す説明図、第11
図はラスタイメージメモリの概略的説明図である。 10……フロントエンドコントローラ、11……I/Oプロセ
ッサ、12……ランダムアクセスメモリ、13……フォント
メモリ、14……VMEバス、15……ラスタイメージプロセ
ッサ、16……ラスタイメージメモリ、17……ラスタイメ
ージバス、18……ビデオライン、19……操作コンソー
ル、20……プリンタ、41……VMEバスインタフェース、4
2……ページ同期化インタフェース、43……中央処理装
置、44……レーザ走査モジュールインタフェース、45…
…RIバスインターフェース、46……ラスタイメージプロ
セッサバス、47……データライン、48……アドレス及び
制御ライン、49……条件ライン、52……“走査開始”ラ
イン、53……バーストライン、54……クロックライン、
56……RIバスアドレス有効ライン、57……ビジーライ
ン、58……データ及びアドレスライン、70……アドレス
シーケンサ、71……マイクロPROM、72……マイクロ命令
レジスタ、73……命令変更回路、74……マイクロプロセ
ッサ、75……条件セレクタ、76……状態バッファ、77…
…待ちセレクタ、78……イネーブルブロック、79……ブ
ランチアドレス制御ユニット、87……状態バス、97……
“待ち”ライン、100……マスタインタフェース、101…
…スレーブインタフェース、102……インタラプタ、110
……制御ブロック、111……レジスタ、112……シフトレ
ジスタ、113……I/Oバッファ、120……“データ−アウ
ト”レジスタ、121……“データ−イン”レジスタ、122
……“アドレス−ロー”レジスタ、123……“アドレス
−ハイ”レジスタ、124……変更レジスタ、125……コン
トローラ、130……VME-MIコントローラ、131……バッフ
ァ、132……アドレス−ハイカウンタ、133……アドレス
−ローカウンタ、134……バッファ、135……両方向バッ
ファ、136……ミラー回路、137……データ−インレジス
タ、138……データ−アウトレジスタ、139……アドレ
ス、データ及び制御ライン、140……バス調整ライン、1
41……VMEアドレスバス、142……VMEデータバス、200…
…ビットマップ表現、201……文字、203,204,205……16
ビットワード、207……ワード境界、220……24メガビッ
トダイナミックメモリ、222……RMCレジスタ、223……
論理処理ユニット、225……データライン、226……デー
タ出力ライン、227……DATAOレジスタ、228……アドレ
ス／データバスバッファ、229……アドレスレジスタ、2
30……データ−インレジスタ、231……メモリ制御回
路、232……アドレスマルチプレクサ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 コルネリス・ウイルヘルムス・マリー・フ エンネル オランダ国、5768・ハー・カー・メイ‐エ ル、デー‐ロツセツケル・７

Claims (5)

【特許請求の範囲】
1. 【請求項１】ラスタ出力スキャナ（ROS）用のラスタイ
   メージメモリ（RIM）であって、各メモリセルが印刷さ
   れるべきページ上の一地点に対応する、印刷されるべき
   ページ全体のビット表現を記憶するビットマップメモリ
   を含み、また同期ラスタイメージバスシステム（RIバ
   ス）を介して該ラスタイメージメモリと接続されたラス
   タイメージプロセッサ（RIP）によりデータで満たされ
   得、ラスタイメージバスとビットマップメモリとの間に
   論理処理ユニットが配置されており、この論理処理ユニ
   ットの一方の入力はラスタイメージバスのデータライン
   と接続され、他方の入力はビットマップメモリのデータ
   出力と接続されていることを特徴とするラスタイメージ
   メモリ。
2. 【請求項２】ラスタイメージバスの幾本かの変更コード
   ラインと接続されており、論理処理ユニットは該ユニッ
   トの入力に与えられたデータについて、前記変更コード
   ライン上の信号に応答して幾種かの論理演算を実行し得
   ることを特徴とする特許請求の範囲第１項に記載のラス
   タイメージメモリ。
3. 【請求項３】ダイナミックメモリセルが用いられてお
   り、該メモリセルは各々16ビットワードの行及び列をも
   たらすべく構成された複数個のバンクと、行アドレスを
   総てのバンクに同時に与える手段と、選択された行中の
   ある記憶場所アドレスを前記バンクのうちの１個に与え
   る手段と、行アドレスで選択された行を、その中の記憶
   場所アドレスが与えられた行以外総てリフレッシュする
   べく設置されたメモリ制御回路とから成ることを特徴と
   する特許請求の範囲第１項または第２項に記載のラスタ
   イメージメモリ。
4. 【請求項４】変更サイクルが指定された記憶場所アドレ
   スにおいて論理処理ユニットにより実行されることを特
   徴とする特許請求の範囲第３項に記載のラスタイメージ
   メモリ。
5. 【請求項５】メモリ制御回路がバス状態シーケンサを含
   み、このシーケンサはアドレスｎをラスタイメージバス
   を介してビットマップメモリに送り、次いで前記アドレ
   スに関連するデータをラスタイメージメモリのデータレ
   ジスタに送り、更に一つ前のアドレスｎ−１に関連する
   データを第二のデータレジスタを介してラスタイメージ
   バスに付与することを特徴とする特許請求の範囲第３項
   または第４項に記載のラスタイメージメモリ。