JPH067647B2 - パルス発生回路 - Google Patents
パルス発生回路Info
- Publication number
- JPH067647B2 JPH067647B2 JP59155246A JP15524684A JPH067647B2 JP H067647 B2 JPH067647 B2 JP H067647B2 JP 59155246 A JP59155246 A JP 59155246A JP 15524684 A JP15524684 A JP 15524684A JP H067647 B2 JPH067647 B2 JP H067647B2
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- JP
- Japan
- Prior art keywords
- circuit
- pulse
- capacitor
- potential
- constant current
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K4/00—Generating pulses having essentially a finite slope or stepped portions
- H03K4/02—Generating pulses having essentially a finite slope or stepped portions having stepped portions, e.g. staircase waveform
- H03K4/023—Generating pulses having essentially a finite slope or stepped portions having stepped portions, e.g. staircase waveform by repetitive charge or discharge of a capacitor, analogue generators
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Pulse Circuits (AREA)
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明はパルス発生回路、更に詳しく言えば、外部から
の信号に同期し、かつ基準電圧に対応した時間幅を持つ
パルスを発生するパルス発生回路に係る。
の信号に同期し、かつ基準電圧に対応した時間幅を持つ
パルスを発生するパルス発生回路に係る。
特定の電圧波形の信号を得る電圧発生回路として、一定
の時間幅，周期を持つパルス信号を得て、このパルス信
号によって定電流を供給するための、スイッチを駆動し
てコンデンサの充放電を行ない、そのコンデンサの電位
を出力で制御された電圧波形の信号を得る回路である。
の時間幅，周期を持つパルス信号を得て、このパルス信
号によって定電流を供給するための、スイッチを駆動し
てコンデンサの充放電を行ない、そのコンデンサの電位
を出力で制御された電圧波形の信号を得る回路である。
この場合、望ましい波形の電圧を発生するためには上記
パルス信号が外部の信号（例えばクロック信号）に同期
し、基準電圧に正確に対応した時間幅を持つパルスを発
生する回路が必要である。本発明者等はそのようなパル
ス発生回路として、かつ集積回路で実現し易いものとし
て、積分コンデンサに外部クロック信号に同期した開閉
を行うスイッチを介して定電流を供給し、その積分コン
デンサの電位を比較器で基準電圧と比較し、上記クロッ
ク信号と上記比較器の出力信号を入力とする論理回路に
加えることによって、上記クロック信号の周期に同期
し、上記基準電圧の値に比例した時間幅のパルスを発生
する回路が実現した。（特願昭58-92258「電圧発生回
路」（松原他２名）。
パルス信号が外部の信号（例えばクロック信号）に同期
し、基準電圧に正確に対応した時間幅を持つパルスを発
生する回路が必要である。本発明者等はそのようなパル
ス発生回路として、かつ集積回路で実現し易いものとし
て、積分コンデンサに外部クロック信号に同期した開閉
を行うスイッチを介して定電流を供給し、その積分コン
デンサの電位を比較器で基準電圧と比較し、上記クロッ
ク信号と上記比較器の出力信号を入力とする論理回路に
加えることによって、上記クロック信号の周期に同期
し、上記基準電圧の値に比例した時間幅のパルスを発生
する回路が実現した。（特願昭58-92258「電圧発生回
路」（松原他２名）。
しかしながら、上記回路では、比較器を構成する回路の
入力ゲート容量、電流源を構成するトランジスタのジャ
ンクション容量、その他配線容量等の寄生容量のため
に、パルス幅を正しく設定できなかった。この寄生容量
の影響を少なくするためには、上記積分コンデンサの容
量値を大きくすれば良いが、大きな容量値はＬＳＩ（大
規模集積回路）で実現するには非現実的な値となってし
まう。
入力ゲート容量、電流源を構成するトランジスタのジャ
ンクション容量、その他配線容量等の寄生容量のため
に、パルス幅を正しく設定できなかった。この寄生容量
の影響を少なくするためには、上記積分コンデンサの容
量値を大きくすれば良いが、大きな容量値はＬＳＩ（大
規模集積回路）で実現するには非現実的な値となってし
まう。
したがって、本発明の目的は、基準電圧に対応した時間
幅を持つパルス信号を発生する回路を、ＬＳＩ化する際
に、上記時間幅が比較器の入力ゲート容量などの不確定
かつ、大きく変動する寄生容量によって左右されない高
精度のパルス発生回路を実現することである。
幅を持つパルス信号を発生する回路を、ＬＳＩ化する際
に、上記時間幅が比較器の入力ゲート容量などの不確定
かつ、大きく変動する寄生容量によって左右されない高
精度のパルス発生回路を実現することである。
本発明は上記目的を達成するため、基準電圧による積分
コンデンサの初期電荷設定時に定電流による充電動作時
において、寄生容量の充放電電荷が相殺される回路構成
にすることにより、寄生容量による誤差を原理的に取除
くようにしたものであり、積分コンデンサの電荷をその
充電動作以前にアース（第１の電位）に放電し、上記充
電動作のときに積分コンデンサの一方の電極の電位を基
準電圧源（第２の基準電圧源）に接続するように構成し
たものである。
コンデンサの初期電荷設定時に定電流による充電動作時
において、寄生容量の充放電電荷が相殺される回路構成
にすることにより、寄生容量による誤差を原理的に取除
くようにしたものであり、積分コンデンサの電荷をその
充電動作以前にアース（第１の電位）に放電し、上記充
電動作のときに積分コンデンサの一方の電極の電位を基
準電圧源（第２の基準電圧源）に接続するように構成し
たものである。
第１図は本発明によるパルス発生回路を使用した電圧発
生回路の一実施例の回路図である。
生回路の一実施例の回路図である。
同図において、入力端子１−１からクロックパルス信号
ＣＬ１が加えられ、このパルス信号によって定電流源４
−１と電源ＶDDとの開閉スイッチ３−１を開閉する。積
分コンデンサ５−１の一方の電極は直接定電流源４−１
に接続され、他方の電極は入力端子１−３から加えられ
るクロック信号ＣＬ３によって駆動されるスイッチ３−
４を介して、基準電圧源（電圧値Ｖrefを持つ）に接続
されている。又上記積分コンデンサ５−１の両電極は入
力端子１−２から加えられるクロックパルス信号ＣＬ２
によって駆動されるスイッチ３−２および３−５によっ
てアース電位（第１の電位）に接続される。又上記積分
コンデンサの一方の電極は比較器７の正入力端子に加え
られ、アース電位（第１の電位）と比較される。
ＣＬ１が加えられ、このパルス信号によって定電流源４
−１と電源ＶDDとの開閉スイッチ３−１を開閉する。積
分コンデンサ５−１の一方の電極は直接定電流源４−１
に接続され、他方の電極は入力端子１−３から加えられ
るクロック信号ＣＬ３によって駆動されるスイッチ３−
４を介して、基準電圧源（電圧値Ｖrefを持つ）に接続
されている。又上記積分コンデンサ５−１の両電極は入
力端子１−２から加えられるクロックパルス信号ＣＬ２
によって駆動されるスイッチ３−２および３−５によっ
てアース電位（第１の電位）に接続される。又上記積分
コンデンサの一方の電極は比較器７の正入力端子に加え
られ、アース電位（第１の電位）と比較される。
又インバータ（ＮＯＴ回路）９とノア（ＮＯＲ回路）ゲ
ート１０は上記クロック信号ＣＬ１と比較器７の出力の
２つの論理信号を入力する論理回路と考えて良く、その
論理出力はＯＵＴ１と表記している。なお、コンデンサ
５−２は寄生容量の総和を表す。以上が、本発明に係る
パルス発生回路の部分であるが、本実施例では上記パル
ス発生回路を利用し所定電圧波形の電圧を得る電圧発生
回路を構成している。
ート１０は上記クロック信号ＣＬ１と比較器７の出力の
２つの論理信号を入力する論理回路と考えて良く、その
論理出力はＯＵＴ１と表記している。なお、コンデンサ
５−２は寄生容量の総和を表す。以上が、本発明に係る
パルス発生回路の部分であるが、本実施例では上記パル
ス発生回路を利用し所定電圧波形の電圧を得る電圧発生
回路を構成している。
ＮＯＲ回路１０の出力はＡＮＤ回路１１および１２に加
えられる。又制御回路１３から上記ＡＮＤ回路１１およ
び１２にそれぞれＵＰおよびDOWNが加えられる。ＡＮＤ
回路１１および１２の出力はそれぞれスイッチ３−３お
よび３−６を駆動し、それぞれ電源ＶDD，定電流源４−
２を介してのコンデンサ５−３の充電ならび、電源
ＶSS、定電流源４−３を介してのコンデンサ５−３の放
電の制御を行う。コンデンサ５−３の一方の電極の電位
はバッファ増幅器８を介して出力端子２から出力信号Ｏ
ＵＴ２として出力される。
えられる。又制御回路１３から上記ＡＮＤ回路１１およ
び１２にそれぞれＵＰおよびDOWNが加えられる。ＡＮＤ
回路１１および１２の出力はそれぞれスイッチ３−３お
よび３−６を駆動し、それぞれ電源ＶDD，定電流源４−
２を介してのコンデンサ５−３の充電ならび、電源
ＶSS、定電流源４−３を介してのコンデンサ５−３の放
電の制御を行う。コンデンサ５−３の一方の電極の電位
はバッファ増幅器８を介して出力端子２から出力信号Ｏ
ＵＴ２として出力される。
以下第２図のタイムチャード図を用いて上記実施例の動
作を説明する。
作を説明する。
クロックＣＬ２はクロックＣＬ１より時間的に前にすな
わち、クロックＣＬ１のパルスが存在しないときに発生
し、積分コンデンサ５−１、および寄生容量それぞれの
両電極をアース電位に接続することにより放電、すなわ
ちリセットする。
わち、クロックＣＬ１のパルスが存在しないときに発生
し、積分コンデンサ５−１、および寄生容量それぞれの
両電極をアース電位に接続することにより放電、すなわ
ちリセットする。
次にクロックＣＬ２のパルスの立ち下り後、クロックＣ
Ｌ１のうち立ち上り前に立ち上りを持つクロックＣＬ３
が加えられる。すなわちクロックパルスＣＬ３はクロッ
クパルスＣＬ２がなく、クロックパルスＣＬ１のパルス
が存在する時間を含むパルス幅のパルスである。クロッ
クパルスＣＬ３によって、スイッチ３−４が閉じられる
ので、積分コンデンサ５−１の上部電極の電位
Ｖ′ref′は で表わされる。ここで、Ｃ１，Ｃ２は各々コンデンサ５
−１および５−２の容量値を表す。この状態でクロック
ＣＬ１が印加されると、コンデンサ５−１の上部電極の
電位が上昇し、アース電圧に到達するまでの時間Ｔは となる。ここでＩ4-1は定電流源４−１の電流値を表
す。
Ｌ１のうち立ち上り前に立ち上りを持つクロックＣＬ３
が加えられる。すなわちクロックパルスＣＬ３はクロッ
クパルスＣＬ２がなく、クロックパルスＣＬ１のパルス
が存在する時間を含むパルス幅のパルスである。クロッ
クパルスＣＬ３によって、スイッチ３−４が閉じられる
ので、積分コンデンサ５−１の上部電極の電位
Ｖ′ref′は で表わされる。ここで、Ｃ１，Ｃ２は各々コンデンサ５
−１および５−２の容量値を表す。この状態でクロック
ＣＬ１が印加されると、コンデンサ５−１の上部電極の
電位が上昇し、アース電圧に到達するまでの時間Ｔは となる。ここでＩ4-1は定電流源４−１の電流値を表
す。
（２）式に（１）式を代入すると となり、ＮＯＲ回路１０の出力端子には寄生容量５−２
に影響されない一定の時間幅Ｔを持つパルスＯＵＴ１が
発生する。
に影響されない一定の時間幅Ｔを持つパルスＯＵＴ１が
発生する。
上記（３）式で表わされる時間幅のパルスＯＵＴ１はＡ
ＮＤ回路１１および１２に加えられるが、制御回路１３
から、ＡＮＤ回路を開くパルスＵＰが加えられていると
き、スイッチ３−３はオンとなり、時間Ｔの間、定電流
源４−２（定電流をＩ２とする）からの定電流でコンデ
ンサ５−３（容量値Ｃ３とする）を充電するから、コン
デンサ５−３の電位は 上昇する。又、ＡＮＤ回路１２を開くパルスDOWMが加え
られているとき、スイッチ３−６がオンとなり、時間Ｔ
の間、定電流源４−３（定電流をＩ２とする）からの定
電流でコンデンサ５−３を放電するから、コンデンサの
電位は だけ減少する。
ＮＤ回路１１および１２に加えられるが、制御回路１３
から、ＡＮＤ回路を開くパルスＵＰが加えられていると
き、スイッチ３−３はオンとなり、時間Ｔの間、定電流
源４−２（定電流をＩ２とする）からの定電流でコンデ
ンサ５−３（容量値Ｃ３とする）を充電するから、コン
デンサ５−３の電位は 上昇する。又、ＡＮＤ回路１２を開くパルスDOWMが加え
られているとき、スイッチ３−６がオンとなり、時間Ｔ
の間、定電流源４−３（定電流をＩ２とする）からの定
電流でコンデンサ５−３を放電するから、コンデンサの
電位は だけ減少する。
制御回路１３は特定の電圧波形を作るためにパルス、Ｕ
ＰおよびDOWNを発生するものである。
ＰおよびDOWNを発生するものである。
コンデンサ５−３の電位はバッファ増幅器８を介して、
出力端子２から取り出される。
出力端子２から取り出される。
第２図は、上記実施例におけるクロックパルスＣＬ１，
ＣＬ２，ＣＬ３，ＮＯＲ回路１０の出力および、出力端
子２の出力ＯＵＴ２の関係を示している。なお時点
ｔ１，ｔ２では、スイッチ３−３がオンでスイッチ３−
４がオフ、又ｔ３ではスイッチ３−３はオフ、スイッチ
３−４がオンとなった例を示している。
ＣＬ２，ＣＬ３，ＮＯＲ回路１０の出力および、出力端
子２の出力ＯＵＴ２の関係を示している。なお時点
ｔ１，ｔ２では、スイッチ３−３がオンでスイッチ３−
４がオフ、又ｔ３ではスイッチ３−３はオフ、スイッチ
３−４がオンとなった例を示している。
上記実施例に示したように、電圧発生回路が寄生容量５
−２に影響されないように実現できる。なお、上記実施
例は電流源４−１，４−２，４−３を別々に構成した場
合を示しているが、通常のカレントミラー回路によっ
て、容易に高い精度の比例関係を実現できるため、上記
電圧発生回路は電流の絶対値変動に無関係な高精度の電
圧を発生できる。
−２に影響されないように実現できる。なお、上記実施
例は電流源４−１，４−２，４−３を別々に構成した場
合を示しているが、通常のカレントミラー回路によっ
て、容易に高い精度の比例関係を実現できるため、上記
電圧発生回路は電流の絶対値変動に無関係な高精度の電
圧を発生できる。
第３図は本発明の効果をより明らかにするため本発明と
同じ用途に用いられる本願出願人が先に出願したパルス
発生回路の回路図を示すもので、第１図の回路と同一の
回路素子は同一の番号を付し、その詳細な説明は省く、
本発明との相違はコンデンサ５−１の放電駆動部と、基
準電圧源（Ｖref）の接続位置である。
同じ用途に用いられる本願出願人が先に出願したパルス
発生回路の回路図を示すもので、第１図の回路と同一の
回路素子は同一の番号を付し、その詳細な説明は省く、
本発明との相違はコンデンサ５−１の放電駆動部と、基
準電圧源（Ｖref）の接続位置である。
この回路ではスイッチ３−１が開いたときインバータ
（ＮＯＴ回路）９の出力によってスイッチ３−２が閉じ
られ積分コンデンサ５−１および寄生容量は放電され
る。スイッチ３−１が閉じられると同時にコンデンサ５
−１，５−２は充電を始め、コンデンサの上側電極の電
位が基準電圧Ｖrefより高くなると比較器７の出力が反
転する。これによって出力コンデンサ５−３の充電は停
止されるので、制御電圧ΔＶは となり、不確定な寄生容量Ｃ２が含まれる。そのため制
御電圧ΔＶを精度よく決定できない。回路構成を変える
ことなく、容量値Ｃ１を大きくして寄生容量Ｃ２の影響
を小さくすることは可能であるが、例えば５ｍボルトの
制御電圧を±１０％の精度で実現するためには、 ボルトと仮定すると としなければならないが、通常のＭＯＳ製造プロセスで
実現する場合、寄生容量の容量値Ｃ２は0.5ｐＦ程度は
生じ、ＬＳ１製造プロセスによって大きく変動するた
め、この寄生容量Ｃ２による誤差を１０％以下とするた
めには、積分コンデンサ５−１の容量Ｃ１は、Ｃ１＝５
ｐＦ程度必要となり、 基準電圧Ｖrefの変動幅を無視してもＣ３は１００ｐＦ
と非常に大きな値が必要となりＬＳ１回路で実現するこ
とはできない。
（ＮＯＴ回路）９の出力によってスイッチ３−２が閉じ
られ積分コンデンサ５−１および寄生容量は放電され
る。スイッチ３−１が閉じられると同時にコンデンサ５
−１，５−２は充電を始め、コンデンサの上側電極の電
位が基準電圧Ｖrefより高くなると比較器７の出力が反
転する。これによって出力コンデンサ５−３の充電は停
止されるので、制御電圧ΔＶは となり、不確定な寄生容量Ｃ２が含まれる。そのため制
御電圧ΔＶを精度よく決定できない。回路構成を変える
ことなく、容量値Ｃ１を大きくして寄生容量Ｃ２の影響
を小さくすることは可能であるが、例えば５ｍボルトの
制御電圧を±１０％の精度で実現するためには、 ボルトと仮定すると としなければならないが、通常のＭＯＳ製造プロセスで
実現する場合、寄生容量の容量値Ｃ２は0.5ｐＦ程度は
生じ、ＬＳ１製造プロセスによって大きく変動するた
め、この寄生容量Ｃ２による誤差を１０％以下とするた
めには、積分コンデンサ５−１の容量Ｃ１は、Ｃ１＝５
ｐＦ程度必要となり、 基準電圧Ｖrefの変動幅を無視してもＣ３は１００ｐＦ
と非常に大きな値が必要となりＬＳ１回路で実現するこ
とはできない。
これに対し、本発明は上記実施例によって説明したよう
に、パルス幅Ｔが寄生容量５−２によって変動しない。
例えば第１図のような電圧発生回路に用いる場合、制御
電圧ΔＶは（４）式に示すように、キャパシタ比Ｃ１／
Ｃ３と基準電圧Ｖrefによって決定され、従来例で説明
した特性と同等の制御電圧ΔＶ（５ｍＶ，精度±１０
％）を実現するためには、例えば次のような値となり、 に、Ｖref＝１ボルトと仮定すると、Ｃ１＝１Ｐ Ｃ３
＝２０ｐにすればよく、寄生容量に対する制御電圧ΔＶ
の精度向上のために積分コンデンサを大きくする必要が
なく、Ｃ３の容量も従来例と比較し１／５以下となる。
に、パルス幅Ｔが寄生容量５−２によって変動しない。
例えば第１図のような電圧発生回路に用いる場合、制御
電圧ΔＶは（４）式に示すように、キャパシタ比Ｃ１／
Ｃ３と基準電圧Ｖrefによって決定され、従来例で説明
した特性と同等の制御電圧ΔＶ（５ｍＶ，精度±１０
％）を実現するためには、例えば次のような値となり、 に、Ｖref＝１ボルトと仮定すると、Ｃ１＝１Ｐ Ｃ３
＝２０ｐにすればよく、寄生容量に対する制御電圧ΔＶ
の精度向上のために積分コンデンサを大きくする必要が
なく、Ｃ３の容量も従来例と比較し１／５以下となる。
第１図は本発明によるパルス発生回路を使用した電圧発
生回路の一実施例の回路図、第２図は上記実施例におけ
る信号のタイミングチャート図、第３図は本願出願人が
先に出願したパルス発生回路の回路図である。 ４−１，４−２、４−３……定電流源、５−１，５−３
……積分コンデンサ、７……比較器、８……バッファ増
幅器、９……ＮＯＴ回路、１０……ＮＯＲ回路、１１，
１２……ＡＮＤ回路。
生回路の一実施例の回路図、第２図は上記実施例におけ
る信号のタイミングチャート図、第３図は本願出願人が
先に出願したパルス発生回路の回路図である。 ４−１，４−２、４−３……定電流源、５−１，５−３
……積分コンデンサ、７……比較器、８……バッファ増
幅器、９……ＮＯＴ回路、１０……ＮＯＲ回路、１１，
１２……ＡＮＤ回路。
Claims (3)
- 【請求項１】積分コンデンサの一方の電極に第１のパル
スによって駆動されるスイッチを介して定電流を供給す
る第１の回路と、上記積分コンデンサに上記定電流が供
給されていないとき第２のパルス信号によって上記積分
コンデンサの両電極を第１の電位に接続する第２の回路
と、上記積分コンデンサの両電極が第１の電位に接続さ
れていないときで、かつ上記定電流が上記積分コンデン
サの一方の電極に供給されている時間を含む時間幅を持
つ第３のパルスによって上記積分コンデンサの他方の電
極を基準電圧を持つ電源に接続する第３の回路と、上記
積分コンデンサの一方の電極の電位と上記第１の電位と
を比較する比較器と、上記第１のパルス信号と上記比較
器の出力を入力とし、上記第１のパルスに同期し、上記
基準電圧に対応する時間幅のパルスを発生する論理回路
を具備して構成されたことを特徴とするパルス発生回
路。 - 【請求項２】第１項記載において、第１の電位がアース
電位であるパルス発生回路。 - 【請求項３】第１項又は第２項において、上記論理回路
は第１のパルス信号を入力とするＮＯＴ回路と、上記Ｎ
ＯＴ回路の出力および上記比較器の出力を入力とするＮ
ＯＲ回路で構成されたパルス発生回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59155246A JPH067647B2 (ja) | 1984-07-27 | 1984-07-27 | パルス発生回路 |
| US06/759,865 US4687998A (en) | 1984-07-27 | 1985-07-29 | Pulse width generating circuit synchronized with clock signal and corresponding to a reference voltage |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59155246A JPH067647B2 (ja) | 1984-07-27 | 1984-07-27 | パルス発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6135015A JPS6135015A (ja) | 1986-02-19 |
| JPH067647B2 true JPH067647B2 (ja) | 1994-01-26 |
Family
ID=15601723
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59155246A Expired - Lifetime JPH067647B2 (ja) | 1984-07-27 | 1984-07-27 | パルス発生回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4687998A (ja) |
| JP (1) | JPH067647B2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4764694A (en) * | 1987-04-22 | 1988-08-16 | Genrad, Inc. | Interpolating time-measurement apparatus |
| US4922130A (en) * | 1988-05-26 | 1990-05-01 | Hewlett-Packard Company | High performance track/hold for a digital multimeter |
| EP0375790A1 (de) * | 1988-10-13 | 1990-07-04 | Siemens Aktiengesellschaft | Integrierbare Filterschaltung |
| JPH02190022A (ja) * | 1989-01-19 | 1990-07-26 | Fujitsu Ltd | データ遅延回路 |
| US5220220A (en) * | 1989-09-20 | 1993-06-15 | Gennum Corporation | Noise suppression system |
| US6853227B2 (en) | 2001-04-17 | 2005-02-08 | K-Tek Corporation | Controller for generating a periodic signal with an adjustable duty cycle |
| US7397291B1 (en) * | 2007-01-10 | 2008-07-08 | Freescale Semiconductor, Inc. | Clock jitter minimization in a continuous time sigma delta analog-to-digital converter |
| JP4366540B2 (ja) * | 2007-09-10 | 2009-11-18 | オンキヨー株式会社 | パルス幅変調回路及びそれを用いたスイッチングアンプ |
| US9274152B2 (en) * | 2013-01-30 | 2016-03-01 | Atmel Corporation | Current-based charge compensation in a touch sensor |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3390347A (en) * | 1966-01-10 | 1968-06-25 | Ibm | Sample and hold circuit |
| US3512140A (en) * | 1967-02-15 | 1970-05-12 | Hitachi Ltd | Sample and hold system |
| US3719834A (en) * | 1971-06-01 | 1973-03-06 | Ampex | Clock pulse jitter correcting circuit |
| NL7109293A (ja) * | 1971-07-06 | 1973-01-09 |
-
1984
- 1984-07-27 JP JP59155246A patent/JPH067647B2/ja not_active Expired - Lifetime
-
1985
- 1985-07-29 US US06/759,865 patent/US4687998A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4687998A (en) | 1989-08-18 |
| JPS6135015A (ja) | 1986-02-19 |
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