JPH0676577A - スタティック型ランダム・アクセス・メモリ - Google Patents
スタティック型ランダム・アクセス・メモリInfo
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- JPH0676577A JPH0676577A JP4231228A JP23122892A JPH0676577A JP H0676577 A JPH0676577 A JP H0676577A JP 4231228 A JP4231228 A JP 4231228A JP 23122892 A JP23122892 A JP 23122892A JP H0676577 A JPH0676577 A JP H0676577A
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- bit
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Abstract
(57)【要約】
【目的】変換回路を使用すること無くシリアルデータの
書込みができ、データの書込み時間の短縮やコスト低下
を図る。 【構成】ビットラインＤＬ，ＤＲとワードラインＷＬに
接続された複数の１ビットメモリセルＭＳ1 〜ＭＳm を
ワードラインを共通にして配列してなるメモリ配列体Ｍ
Ａと、各メモリセルの各ビットラインのレベル制御を行
い、メモリ配列体に対するデータの読出し及び書込み制
御を行う読出し・書込み制御回路１２1 〜１２m と、メ
モリ配列体に対するデータの読出し時に各メモリセルに
対してプリチャージをかけるプリチャージ回路１３1 〜
１３m と、データの書込み時に読出し・書込み制御回路
によるメモリ配列体の各メモリセルに対するデータの書
込みを許可するか否かを制御する書込み許可制御手段Ｗ
1 〜Ｗm とを設けている。
書込みができ、データの書込み時間の短縮やコスト低下
を図る。 【構成】ビットラインＤＬ，ＤＲとワードラインＷＬに
接続された複数の１ビットメモリセルＭＳ1 〜ＭＳm を
ワードラインを共通にして配列してなるメモリ配列体Ｍ
Ａと、各メモリセルの各ビットラインのレベル制御を行
い、メモリ配列体に対するデータの読出し及び書込み制
御を行う読出し・書込み制御回路１２1 〜１２m と、メ
モリ配列体に対するデータの読出し時に各メモリセルに
対してプリチャージをかけるプリチャージ回路１３1 〜
１３m と、データの書込み時に読出し・書込み制御回路
によるメモリ配列体の各メモリセルに対するデータの書
込みを許可するか否かを制御する書込み許可制御手段Ｗ
1 〜Ｗm とを設けている。
Description
【０００１】
【産業上の利用分野】本発明は、シリアルデータを直接
格納できるスタティック型ランダム・アクセス・メモリ
に関する。
格納できるスタティック型ランダム・アクセス・メモリ
に関する。
【０００２】
【従来の技術】スタティック型ランダム・アクセス・メ
モリ（以下、ＳＲＡＭと称する。）は図６に示すように
ｍ個のスタティック型１ビットメモリセルＭＳ1 〜ＭＳ
m を横に配列したメモリ配列体ＭＡを縦に２n+1 −１列
設けてメモリ本体を構成している。すなわちこのメモリ
本体は全体で（２n+1 −１）ワード×ｍビットのビット
容量を有することになる。
モリ（以下、ＳＲＡＭと称する。）は図６に示すように
ｍ個のスタティック型１ビットメモリセルＭＳ1 〜ＭＳ
m を横に配列したメモリ配列体ＭＡを縦に２n+1 −１列
設けてメモリ本体を構成している。すなわちこのメモリ
本体は全体で（２n+1 −１）ワード×ｍビットのビット
容量を有することになる。
【０００３】そしてアドレスデータＡ0 〜Ａn を２n+1
−１個の信号にデコードするアドレスデコーダ１を設
け、このアドレスデコーダ１からの２n+1 −１本のワー
ドラインＷＬ1 〜ＷＬ２n+1 −１をそれぞれ各メモリ配
列体ＭＡに配設している。
−１個の信号にデコードするアドレスデコーダ１を設
け、このアドレスデコーダ１からの２n+1 −１本のワー
ドラインＷＬ1 〜ＷＬ２n+1 −１をそれぞれ各メモリ配
列体ＭＡに配設している。
【０００４】またデータラインＤ1 〜Ｄm にそれぞれ接
続されたｍ個の読出し・書込み（以下、Ｒ／Ｗと称す
る。）制御回路２1 〜２m を設け、この各Ｒ／Ｗ制御回
路２1〜２m からそれぞれ左右のビットラインＤ1 Ｌ，
Ｄ1 Ｒ、Ｄ2 Ｌ，Ｄ2 Ｒ、…Ｄm Ｌ，Ｄm Ｒを各メモリ
配列体ＭＡの各１ビットメモリセルＭＳ1 〜ＭＳm に配
列している。各ビットラインＤ1 Ｌ，Ｄ1 Ｒ、〜Ｄ
m Ｌ，Ｄm Ｒの先端はデータの読出し時に各１ビットメ
モリセルＭＳ1 〜ＭＳm にプリチャージをかけるプリチ
ャージ回路３1 〜３m に接続されている。
続されたｍ個の読出し・書込み（以下、Ｒ／Ｗと称す
る。）制御回路２1 〜２m を設け、この各Ｒ／Ｗ制御回
路２1〜２m からそれぞれ左右のビットラインＤ1 Ｌ，
Ｄ1 Ｒ、Ｄ2 Ｌ，Ｄ2 Ｒ、…Ｄm Ｌ，Ｄm Ｒを各メモリ
配列体ＭＡの各１ビットメモリセルＭＳ1 〜ＭＳm に配
列している。各ビットラインＤ1 Ｌ，Ｄ1 Ｒ、〜Ｄ
m Ｌ，Ｄm Ｒの先端はデータの読出し時に各１ビットメ
モリセルＭＳ1 〜ＭＳm にプリチャージをかけるプリチ
ャージ回路３1 〜３m に接続されている。
【０００５】各１ビットメモリセルＭＳ1 〜ＭＳm は図
７に示すようにＰ−ＭＯＳ・ＦＥＴ４，５とＮ−ＭＯＳ
・ＦＥＴ６，７からなるプリップフロップと、これを制
御するＰ−ＭＯＳ・ＦＥＴ８，９で構成され、Ｐ−ＭＯ
Ｓ・ＦＥＴ８をＰ−ＭＯＳ・ＦＥＴ４とＮ−ＭＯＳ・Ｆ
ＥＴ６との接続点と左のビットラインＤＬ（Ｄ1 Ｌ〜Ｄ
m Ｌ）との間に接続するとともにＰ−ＭＯＳ・ＦＥＴ９
をＰ−ＭＯＳ・ＦＥＴ５とＮ−ＭＯＳ・ＦＥＴ７との接
続点と右のビットラインＤＲ（Ｄ1 Ｒ〜Ｄm Ｒ）との間
に接続し、かつＰ−ＭＯＳ・ＦＥＴ８，９のゲートをワ
ードラインＷＬ（ＷＬ1 〜ＷＬ２n+1 −１）に接続して
いる。
７に示すようにＰ−ＭＯＳ・ＦＥＴ４，５とＮ−ＭＯＳ
・ＦＥＴ６，７からなるプリップフロップと、これを制
御するＰ−ＭＯＳ・ＦＥＴ８，９で構成され、Ｐ−ＭＯ
Ｓ・ＦＥＴ８をＰ−ＭＯＳ・ＦＥＴ４とＮ−ＭＯＳ・Ｆ
ＥＴ６との接続点と左のビットラインＤＬ（Ｄ1 Ｌ〜Ｄ
m Ｌ）との間に接続するとともにＰ−ＭＯＳ・ＦＥＴ９
をＰ−ＭＯＳ・ＦＥＴ５とＮ−ＭＯＳ・ＦＥＴ７との接
続点と右のビットラインＤＲ（Ｄ1 Ｒ〜Ｄm Ｒ）との間
に接続し、かつＰ−ＭＯＳ・ＦＥＴ８，９のゲートをワ
ードラインＷＬ（ＷＬ1 〜ＷＬ２n+1 −１）に接続して
いる。
【０００６】このメモリセルＭＳ1 〜ＭＳm にデータを
書込む場合には、先ずワードラインＷＬ、ビットライン
ＤＲにローレベルを、ビットラインＤＬにハイレベルを
印加する。これによりＰ−ＭＯＳ・ＦＥＴ８がオンし、
Ｐ−ＭＯＳ・ＦＥＴ９がオフする。続いてＰ−ＭＯＳ・
ＦＥＴ４及びＮ−ＭＯＳ・ＦＥＴ７がオンとなり、この
フリップフロップは安定化する。このレベル状態をＨ状
態と仮定すれば、これと逆の動作でＬ状態にすることが
できる。
書込む場合には、先ずワードラインＷＬ、ビットライン
ＤＲにローレベルを、ビットラインＤＬにハイレベルを
印加する。これによりＰ−ＭＯＳ・ＦＥＴ８がオンし、
Ｐ−ＭＯＳ・ＦＥＴ９がオフする。続いてＰ−ＭＯＳ・
ＦＥＴ４及びＮ−ＭＯＳ・ＦＥＴ７がオンとなり、この
フリップフロップは安定化する。このレベル状態をＨ状
態と仮定すれば、これと逆の動作でＬ状態にすることが
できる。
【０００７】また記憶されたＨ状態を読出す場合には、
選択されたワードラインＷＬをローレベルにし、ビット
ラインＤＬ，ＤＲをハイレベルにプリチャージしておけ
ば、ビットラインＤＲは電流が流れ込みローレベルとな
ってＨ状態が検出できる。
選択されたワードラインＷＬをローレベルにし、ビット
ラインＤＬ，ＤＲをハイレベルにプリチャージしておけ
ば、ビットラインＤＲは電流が流れ込みローレベルとな
ってＨ状態が検出できる。
【０００８】各Ｒ／Ｗ制御回路２1 〜２m はデータライ
ンＤ1 〜Ｄm と左のビットラインＤ1 Ｌ〜Ｄm Ｌとの間
に入力端子をビットライン側にしたインバータＩＮ1 と
トランスミッションゲートＴＭＧ1 との直列回路と入力
端子をデータライン側にしたインバータＩＮ2 とトラン
スミッションゲートＴＭＧ2 との直列回路との並列回路
を接続し、またデータラインＤ1 〜Ｄm と右のビットラ
インＤ1 Ｒ〜Ｄm Ｒとの間に入力端子をデータライン側
にしたインバータＩＮ3 ，ＩＮ4 とトランスミッション
ゲートＴＭＧ3 との直列回路を接続している。
ンＤ1 〜Ｄm と左のビットラインＤ1 Ｌ〜Ｄm Ｌとの間
に入力端子をビットライン側にしたインバータＩＮ1 と
トランスミッションゲートＴＭＧ1 との直列回路と入力
端子をデータライン側にしたインバータＩＮ2 とトラン
スミッションゲートＴＭＧ2 との直列回路との並列回路
を接続し、またデータラインＤ1 〜Ｄm と右のビットラ
インＤ1 Ｒ〜Ｄm Ｒとの間に入力端子をデータライン側
にしたインバータＩＮ3 ，ＩＮ4 とトランスミッション
ゲートＴＭＧ3 との直列回路を接続している。
【０００９】トランスミッションゲートＴＭＧ1 〜ＴＭ
Ｇ3 は図８に示すように双方向性スイッチを構成するゲ
ート回路Ｇと、このゲート回路Ｇに並列に接続されたイ
ンバータＩＮ4 からなり、ゲート入力端子にハイレベル
信号が入力されるとゲート回路ＧがＯＮ状態となり、ロ
ーレベル信号が入力されるとゲート回路ＧがＯＦＦ状態
となるようになっている。
Ｇ3 は図８に示すように双方向性スイッチを構成するゲ
ート回路Ｇと、このゲート回路Ｇに並列に接続されたイ
ンバータＩＮ4 からなり、ゲート入力端子にハイレベル
信号が入力されるとゲート回路ＧがＯＮ状態となり、ロ
ーレベル信号が入力されるとゲート回路ＧがＯＦＦ状態
となるようになっている。
【００１０】トランスミッションゲートＴＭＧ1 のゲー
トには信号Ｒが入力され、トランスミッションゲートＴ
ＭＧ2 ，ＴＭＧ3 のゲートには信号Ｗが入力され、これ
らの信号Ｒ，Ｗは図９に示す回路で作られるようになっ
ている。すなわちデータの読出し時にハイレベル、デー
タの書込み時にローレベルとなる読出し・書込み（Ｒ／
Ｗ）信号をインバータＩＮ5 ，ＩＮ6 を直列に介して信
号Ｒを得、インバータＩＮ7 を介して信号Ｗを得るよう
にしている。
トには信号Ｒが入力され、トランスミッションゲートＴ
ＭＧ2 ，ＴＭＧ3 のゲートには信号Ｗが入力され、これ
らの信号Ｒ，Ｗは図９に示す回路で作られるようになっ
ている。すなわちデータの読出し時にハイレベル、デー
タの書込み時にローレベルとなる読出し・書込み（Ｒ／
Ｗ）信号をインバータＩＮ5 ，ＩＮ6 を直列に介して信
号Ｒを得、インバータＩＮ7 を介して信号Ｗを得るよう
にしている。
【００１１】このような構成のＳＲＡＭではデータを書
込むときには、Ｒ／Ｗ信号がローレベルとなるから、各
Ｒ／Ｗ制御回路２1 〜２m のトランスミッションゲート
ＴＭＧ1 へのゲート入力信号Ｒはローレベル、トランス
ミッションゲートＴＭＧ2 ，ＴＭＧ3 へのゲート入力信
号Ｗはハイレベルとなる。
込むときには、Ｒ／Ｗ信号がローレベルとなるから、各
Ｒ／Ｗ制御回路２1 〜２m のトランスミッションゲート
ＴＭＧ1 へのゲート入力信号Ｒはローレベル、トランス
ミッションゲートＴＭＧ2 ，ＴＭＧ3 へのゲート入力信
号Ｗはハイレベルとなる。
【００１２】これによりデータラインＤ1 〜Ｄm に印加
されるデータの反転レベルがインバータＩＮ2 及びトラ
ンスミッションゲートＴＭＧ2 を介して左のビットライ
ンＤ1 Ｌ〜Ｄm Ｌに出力され、また印加されるデータと
同一レベルがインバータＩＮ3 ，ＩＮ4 及びトランスミ
ッションゲートＴＭＧ3 を介して右のビットラインＤ1
Ｒ〜Ｄm Ｒに出力される。またデータの書込み対象とな
るメモリ配列体ＭＡに対応するワードラインＷＬがロー
レベルとなる。
されるデータの反転レベルがインバータＩＮ2 及びトラ
ンスミッションゲートＴＭＧ2 を介して左のビットライ
ンＤ1 Ｌ〜Ｄm Ｌに出力され、また印加されるデータと
同一レベルがインバータＩＮ3 ，ＩＮ4 及びトランスミ
ッションゲートＴＭＧ3 を介して右のビットラインＤ1
Ｒ〜Ｄm Ｒに出力される。またデータの書込み対象とな
るメモリ配列体ＭＡに対応するワードラインＷＬがロー
レベルとなる。
【００１３】こうしてメモリ配列体ＭＡの各メモリセル
ＭＳ1 〜ＭＳm に対してパラレルデータの書込みが行わ
れる。
ＭＳ1 〜ＭＳm に対してパラレルデータの書込みが行わ
れる。
【００１４】またデータを読出すときには、Ｒ／Ｗ信号
がハイレベルとなるから、各Ｒ／Ｗ制御回路２1 〜２m
のトランスミッションゲートＴＭＧ1 へのゲート入力信
号Ｒはハイレベル、トランスミッションゲートＴＭ
Ｇ2 ，ＴＭＧ3 へのゲート入力信号Ｗはローレベルとな
る。これにより左のビットラインＤ1 Ｌ〜Ｄm Ｌに現れ
るデータの反転レベルがインバータＩＮ1 及びトランス
ミッションゲートＴＭＧ1を介してデータラインＤ1 〜
Ｄm に出力される。またデータの読出し対象となるメモ
リ配列体ＭＡに対応するワードラインＷＬがローレベル
となる。
がハイレベルとなるから、各Ｒ／Ｗ制御回路２1 〜２m
のトランスミッションゲートＴＭＧ1 へのゲート入力信
号Ｒはハイレベル、トランスミッションゲートＴＭ
Ｇ2 ，ＴＭＧ3 へのゲート入力信号Ｗはローレベルとな
る。これにより左のビットラインＤ1 Ｌ〜Ｄm Ｌに現れ
るデータの反転レベルがインバータＩＮ1 及びトランス
ミッションゲートＴＭＧ1を介してデータラインＤ1 〜
Ｄm に出力される。またデータの読出し対象となるメモ
リ配列体ＭＡに対応するワードラインＷＬがローレベル
となる。
【００１５】こうしてメモリ配列体ＭＡの各メモリセル
ＭＳ1 〜ＭＳm からパラレルデータの読出しが行われ
る。
ＭＳ1 〜ＭＳm からパラレルデータの読出しが行われ
る。
【００１６】なお、データの読出し時にはプリチャージ
信号Ｐによりプリチャージ回路３1〜３m を動作させて
メモリ配列体ＭＡの各メモリセルＭＳ1 〜ＭＳm にプリ
チャージをかけることになる。
信号Ｐによりプリチャージ回路３1〜３m を動作させて
メモリ配列体ＭＡの各メモリセルＭＳ1 〜ＭＳm にプリ
チャージをかけることになる。
【００１７】
【発明が解決しようとする課題】このような構成のＳＲ
ＡＭではデータの書込みや読出しをワードラインＷＬを
制御してメモリ配列体ＭＡの単位で行うためデータのパ
ラレル書込み、パラレル読出しとなり、シリアルデータ
を書込む場合にはシリアル−パラレル変換回路を使用し
て一旦パラレルデータに変換する必要があった。このた
めデータの書込み処理に時間がかかる問題があり、また
変換回路を別途使用するためコスト低下を図ることがで
きなかった。
ＡＭではデータの書込みや読出しをワードラインＷＬを
制御してメモリ配列体ＭＡの単位で行うためデータのパ
ラレル書込み、パラレル読出しとなり、シリアルデータ
を書込む場合にはシリアル−パラレル変換回路を使用し
て一旦パラレルデータに変換する必要があった。このた
めデータの書込み処理に時間がかかる問題があり、また
変換回路を別途使用するためコスト低下を図ることがで
きなかった。
【００１８】そこで本発明は、変換回路を使用すること
無くシリアルデータの書込みができ、従ってデータの書
込み時間の短縮が図れ、またコスト低下も図ることがで
きるスタティック型ランダム・アクセス・メモリを提供
しようとするものである。
無くシリアルデータの書込みができ、従ってデータの書
込み時間の短縮が図れ、またコスト低下も図ることがで
きるスタティック型ランダム・アクセス・メモリを提供
しようとするものである。
【００１９】
【課題を解決するための手段】本発明は、２本のビット
ラインと１本のワードラインに接続されたスタティック
型１ビットメモリセルをワードラインを共通にして複数
配列してなるメモリ配列体と、各メモリセルの各ビット
ラインのレベル制御を行い、メモリ配列体に対するデー
タの読出し及び書込み制御を行う読出し・書込み制御回
路と、メモリ配列体に対するデータの読出し時に各メモ
リセルに対してプリチャージをかけるプリチャージ回路
と、データの書込み時に読出し・書込み制御回路による
メモリ配列体の各メモリセルに対するデータの書込みを
許可するか否かを制御する書込み許可制御手段とを設け
たものである。
ラインと１本のワードラインに接続されたスタティック
型１ビットメモリセルをワードラインを共通にして複数
配列してなるメモリ配列体と、各メモリセルの各ビット
ラインのレベル制御を行い、メモリ配列体に対するデー
タの読出し及び書込み制御を行う読出し・書込み制御回
路と、メモリ配列体に対するデータの読出し時に各メモ
リセルに対してプリチャージをかけるプリチャージ回路
と、データの書込み時に読出し・書込み制御回路による
メモリ配列体の各メモリセルに対するデータの書込みを
許可するか否かを制御する書込み許可制御手段とを設け
たものである。
【００２０】
【作用】このような構成の本発明においては、メモリ配
列体の各１ビットメモリセルに対してデータを書込む時
に、書込み許可制御手段は各メモリセルに対してデータ
の書込みを許可するか否かを制御する。従って各メモリ
セルに対して順次データが書込めるようにデータの書込
みを許可制御すれば各メモリセルに対するシリアルデー
タの書込みが可能となる。データを読出す時には各メモ
リセルに対してプリチャージをかけ、メモリ配列体の各
１ビットメモリセルから同時にデータを読出す。すなわ
ちパラレルデータとして読出しができる。
列体の各１ビットメモリセルに対してデータを書込む時
に、書込み許可制御手段は各メモリセルに対してデータ
の書込みを許可するか否かを制御する。従って各メモリ
セルに対して順次データが書込めるようにデータの書込
みを許可制御すれば各メモリセルに対するシリアルデー
タの書込みが可能となる。データを読出す時には各メモ
リセルに対してプリチャージをかけ、メモリ配列体の各
１ビットメモリセルから同時にデータを読出す。すなわ
ちパラレルデータとして読出しができる。
【００２１】
【実施例】以下、本発明の一実施例を図面を参照して説
明する。
明する。
【００２２】図１に示すようにｍ個のスタティック型１
ビットメモリセルＭＳ1 〜ＭＳm を横に配列したメモリ
配列体ＭＡを縦に２n+1 −１列設けてメモリ本体を構成
している。すなわちこのメモリ本体は全体で（２n+1 −
１）ワード×ｍビットの容量を有することになる。
ビットメモリセルＭＳ1 〜ＭＳm を横に配列したメモリ
配列体ＭＡを縦に２n+1 −１列設けてメモリ本体を構成
している。すなわちこのメモリ本体は全体で（２n+1 −
１）ワード×ｍビットの容量を有することになる。
【００２３】そしてアドレスデータＡ0 〜Ａn を２n+1
−１個の信号にデコードするアドレスデコーダ１１を設
け、このアドレスデコーダ１１からの２n+1 −１本のワ
ードラインＷＬ1 〜ＷＬ２n+1 −１をそれぞれ各メモリ
配列体ＭＡに配設している。
−１個の信号にデコードするアドレスデコーダ１１を設
け、このアドレスデコーダ１１からの２n+1 −１本のワ
ードラインＷＬ1 〜ＷＬ２n+1 −１をそれぞれ各メモリ
配列体ＭＡに配設している。
【００２４】またシリアルデータ入力ラインＤＩＮ及び
パラレルデータ出力ラインＤ1 〜Ｄm にそれぞれ接続さ
れたｍ個のＲ／Ｗ制御回路１２1 〜１２m を設け、この
各Ｒ／Ｗ制御回路１２1 〜１２m からそれぞれ左右のビ
ットラインＤ1 Ｌ，Ｄ1 Ｒ、Ｄ2 Ｌ，Ｄ2 Ｒ、…Ｄ
m Ｌ，Ｄm Ｒを各メモリ配列体ＭＡの各１ビットメモリ
セルＭＳに配列している。
パラレルデータ出力ラインＤ1 〜Ｄm にそれぞれ接続さ
れたｍ個のＲ／Ｗ制御回路１２1 〜１２m を設け、この
各Ｒ／Ｗ制御回路１２1 〜１２m からそれぞれ左右のビ
ットラインＤ1 Ｌ，Ｄ1 Ｒ、Ｄ2 Ｌ，Ｄ2 Ｒ、…Ｄ
m Ｌ，Ｄm Ｒを各メモリ配列体ＭＡの各１ビットメモリ
セルＭＳに配列している。
【００２５】前記各Ｒ／Ｗ制御回路１２1 〜１２m はパ
ラレルデータ出力ラインＤ1 〜Ｄmと左のビットライン
Ｄ1 Ｌ〜Ｄm Ｌとの間に入力端子をビットライン側にし
たインバータＩＮ1 とトランスミッションゲートＴＭＧ
1 との直列回路を接続し、またシリアルデータ入力ライ
ンＤＩＮと左のビットラインＤ1 Ｌ〜Ｄm Ｌとの間に入
力端子をシリアルデータ入力ライン側にしたインバータ
ＩＮ2 とトランスミッションゲートＴＭＧ2 との直列回
路を接続し、さらにシリアルデータ入力ラインＤＩＮと
右のビットラインＤ1 Ｒ〜Ｄm Ｒとの間に入力端子をシ
リアルデータ入力ライン側にしたインバータＩＮ3 ，Ｉ
Ｎ4 とトランスミッションゲートＴＭＧ3 との直列回路
を接続している。
ラレルデータ出力ラインＤ1 〜Ｄmと左のビットライン
Ｄ1 Ｌ〜Ｄm Ｌとの間に入力端子をビットライン側にし
たインバータＩＮ1 とトランスミッションゲートＴＭＧ
1 との直列回路を接続し、またシリアルデータ入力ライ
ンＤＩＮと左のビットラインＤ1 Ｌ〜Ｄm Ｌとの間に入
力端子をシリアルデータ入力ライン側にしたインバータ
ＩＮ2 とトランスミッションゲートＴＭＧ2 との直列回
路を接続し、さらにシリアルデータ入力ラインＤＩＮと
右のビットラインＤ1 Ｒ〜Ｄm Ｒとの間に入力端子をシ
リアルデータ入力ライン側にしたインバータＩＮ3 ，Ｉ
Ｎ4 とトランスミッションゲートＴＭＧ3 との直列回路
を接続している。
【００２６】前記各ビットラインＤ1 Ｌ，Ｄ1 Ｒ、〜Ｄ
m Ｌ，Ｄm Ｒの先端はデータの読出し時に各１ビットメ
モリセルＭＳ1 〜ＭＳm にプリチャージをかけるプリチ
ャージ回路１３1 〜１３m に接続されている。
m Ｌ，Ｄm Ｒの先端はデータの読出し時に各１ビットメ
モリセルＭＳ1 〜ＭＳm にプリチャージをかけるプリチ
ャージ回路１３1 〜１３m に接続されている。
【００２７】前記各１ビットメモリセルＭＳ1 〜ＭＳm
は従来同様図７に示す回路構成になっている。
は従来同様図７に示す回路構成になっている。
【００２８】トランスミッションゲートＴＭＧ1 〜ＴＭ
Ｇ3 は従来同様図８に示す回路構成になっている。
Ｇ3 は従来同様図８に示す回路構成になっている。
【００２９】前記各Ｒ／Ｗ制御回路１２1 〜１２m にお
けるトランスミッションゲートＴＭＧ1 のゲートには信
号Ｒが入力され、トランスミッションゲートＴＭＧ2 ，
ＴＭＧ3 のゲートにはそれぞれ信号Ｗ1 〜Ｗm が入力さ
れるようになっている。
けるトランスミッションゲートＴＭＧ1 のゲートには信
号Ｒが入力され、トランスミッションゲートＴＭＧ2 ，
ＴＭＧ3 のゲートにはそれぞれ信号Ｗ1 〜Ｗm が入力さ
れるようになっている。
【００３０】信号Ｗ1 〜Ｗm は書込み許可制御を行うも
ので、図２に示すようなｍ個の２入力アンドゲート１４
1 〜１４m からなる回路（書込み許可制御手段）により
発生するようになっている。すなわちこの回路は書込み
信号Ｗとビット単位でデータの書込みを制御するための
ビットイネーブル信号ＢＥ1 〜ＢＥm とのアンドにより
信号Ｗ1 〜Ｗm を発生している。
ので、図２に示すようなｍ個の２入力アンドゲート１４
1 〜１４m からなる回路（書込み許可制御手段）により
発生するようになっている。すなわちこの回路は書込み
信号Ｗとビット単位でデータの書込みを制御するための
ビットイネーブル信号ＢＥ1 〜ＢＥm とのアンドにより
信号Ｗ1 〜Ｗm を発生している。
【００３１】なお、信号Ｒ，Ｗは従来同様図９に示す回
路で作られるようになっている。
路で作られるようになっている。
【００３２】このような構成のＳＲＡＭではデータを書
込むときには、Ｒ／Ｗ信号がローレベルとなるから、信
号Ｒはローレベル、信号Ｗはハイレベルとなる。またビ
ットイネーブル信号ＢＥ1 〜ＢＥm により信号Ｗ1 〜Ｗ
m の発生がビット単位に制御される。
込むときには、Ｒ／Ｗ信号がローレベルとなるから、信
号Ｒはローレベル、信号Ｗはハイレベルとなる。またビ
ットイネーブル信号ＢＥ1 〜ＢＥm により信号Ｗ1 〜Ｗ
m の発生がビット単位に制御される。
【００３３】例えばビットイネーブル信号ＢＥ1 がハイ
レベルになると信号Ｗ1 がハイレベルとなり、Ｒ／Ｗ制
御回路１２1 のトランスミッションゲートＴＭＧ2 ，Ｔ
ＭＧ3 がオンする。この状態ではシリアルデータ入力ラ
インＤＩＮに印加されるシリアルデータの反転レベルが
Ｒ／Ｗ制御回路１２1 のインバータＩＮ2 及びトランス
ミッションゲートＴＭＧ2 を介して左のビットラインＤ
1 Ｌに出力され、また印加されるデータと同一レベルが
インバータＩＮ3 ，ＩＮ4 及びトランスミッションゲー
トＴＭＧ3 を介して右のビットラインＤ1 Ｒに出力され
る。またこのときデータの書込み対象となるメモリ配列
体ＭＡに対応するワードラインＷＬがローレベルとな
る。
レベルになると信号Ｗ1 がハイレベルとなり、Ｒ／Ｗ制
御回路１２1 のトランスミッションゲートＴＭＧ2 ，Ｔ
ＭＧ3 がオンする。この状態ではシリアルデータ入力ラ
インＤＩＮに印加されるシリアルデータの反転レベルが
Ｒ／Ｗ制御回路１２1 のインバータＩＮ2 及びトランス
ミッションゲートＴＭＧ2 を介して左のビットラインＤ
1 Ｌに出力され、また印加されるデータと同一レベルが
インバータＩＮ3 ，ＩＮ4 及びトランスミッションゲー
トＴＭＧ3 を介して右のビットラインＤ1 Ｒに出力され
る。またこのときデータの書込み対象となるメモリ配列
体ＭＡに対応するワードラインＷＬがローレベルとな
る。
【００３４】こうしてメモリ配列体ＭＡのメモリセルＭ
Ｓ1 に対してシリアルデータの１ビット目の書込みが行
われる。
Ｓ1 に対してシリアルデータの１ビット目の書込みが行
われる。
【００３５】またビットイネーブル信号ＢＥ2 がハイレ
ベルになると信号Ｗ2 がハイレベルとなり、Ｒ／Ｗ制御
回路１２2 のトランスミッションゲートＴＭＧ2 ，ＴＭ
Ｇ3がオンする。この状態ではシリアルデータ入力ライ
ンＤＩＮに印加されるデータの反転レベルがＲ／Ｗ制御
回路１２2 のインバータＩＮ2 及びトランスミッション
ゲートＴＭＧ2 を介して左のビットラインＤ2 Ｌに出力
され、また印加されるデータと同一レベルがインバータ
ＩＮ3 ，ＩＮ4 及びトランスミッションゲートＴＭＧ3
を介して右のビットラインＤ2 Ｒに出力される。
ベルになると信号Ｗ2 がハイレベルとなり、Ｒ／Ｗ制御
回路１２2 のトランスミッションゲートＴＭＧ2 ，ＴＭ
Ｇ3がオンする。この状態ではシリアルデータ入力ライ
ンＤＩＮに印加されるデータの反転レベルがＲ／Ｗ制御
回路１２2 のインバータＩＮ2 及びトランスミッション
ゲートＴＭＧ2 を介して左のビットラインＤ2 Ｌに出力
され、また印加されるデータと同一レベルがインバータ
ＩＮ3 ，ＩＮ4 及びトランスミッションゲートＴＭＧ3
を介して右のビットラインＤ2 Ｒに出力される。
【００３６】こうしてメモリ配列体ＭＡのメモリセルＭ
Ｓ2 に対してシリアルデータの２ビット目の書込みが行
われる。
Ｓ2 に対してシリアルデータの２ビット目の書込みが行
われる。
【００３７】同様にしてビットイネーブル信号ＢＥ3 〜
ＢＥm が順次ハイレベルとなることにより、メモリ配列
体ＭＡのメモリセルＭＳ3 〜ＭＳm に対してシリアルデ
ータの３ビット目以降が順次書込まれる。
ＢＥm が順次ハイレベルとなることにより、メモリ配列
体ＭＡのメモリセルＭＳ3 〜ＭＳm に対してシリアルデ
ータの３ビット目以降が順次書込まれる。
【００３８】例えば１バイト＝８ビットのシリアルデー
タを記憶させる場合について述べると、１バイト目のデ
ータが「１００１０１０１」、２バイト目のデータが
「１０１０１０１１」、３バイト目のデータが「１０１
１１０１１」のとき、１バイト目をアドレス０、２バイ
ト目をアドレス１、３バイト目をアドレス２に記憶させ
るものとすると、１バイト目はアドレスＡn ＝０とし、
かつ信号Ｒ／Ｗをローレベルにして以下の手順でビット
イネーブル信号ＢＥを変化させればよい。
タを記憶させる場合について述べると、１バイト目のデ
ータが「１００１０１０１」、２バイト目のデータが
「１０１０１０１１」、３バイト目のデータが「１０１
１１０１１」のとき、１バイト目をアドレス０、２バイ
ト目をアドレス１、３バイト目をアドレス２に記憶させ
るものとすると、１バイト目はアドレスＡn ＝０とし、
かつ信号Ｒ／Ｗをローレベルにして以下の手順でビット
イネーブル信号ＢＥを変化させればよい。
【００３９】ＢＥ1 ＝Ｈ、他のＢＥ＝Ｌのとき１バイト
目の第１ビットに「１」を記憶。
目の第１ビットに「１」を記憶。
【００４０】ＢＥ2 ＝Ｈ、他のＢＥ＝Ｌのとき１バイト
目の第２ビットに「０」を記憶。
目の第２ビットに「０」を記憶。
【００４１】ＢＥ3 ＝Ｈ、他のＢＥ＝Ｌのとき１バイト
目の第３ビットに「０」を記憶。
目の第３ビットに「０」を記憶。
【００４２】ＢＥ4 ＝Ｈ、他のＢＥ＝Ｌのとき１バイト
目の第４ビットに「１」を記憶。
目の第４ビットに「１」を記憶。
【００４３】ＢＥ5 ＝Ｈ、他のＢＥ＝Ｌのとき１バイト
目の第５ビットに「０」を記憶。
目の第５ビットに「０」を記憶。
【００４４】ＢＥ6 ＝Ｈ、他のＢＥ＝Ｌのとき１バイト
目の第６ビットに「１」を記憶。
目の第６ビットに「１」を記憶。
【００４５】ＢＥ7 ＝Ｈ、他のＢＥ＝Ｌのとき１バイト
目の第７ビットに「０」を記憶。
目の第７ビットに「０」を記憶。
【００４６】ＢＥ8 ＝Ｈ、他のＢＥ＝Ｌのとき１バイト
目の第７ビットに「１」を記憶。
目の第７ビットに「１」を記憶。
【００４７】このようにしてシリアルデータの１バイト
目がメモリ配列体ＭＡに記憶されることになる。同様に
してアドレスＡn ＝１として２バイト目をメモリ配列体
ＭＡに記憶させることができ、アドレスＡn ＝２として
３バイト目をメモリ配列体ＭＡに記憶させることができ
る。
目がメモリ配列体ＭＡに記憶されることになる。同様に
してアドレスＡn ＝１として２バイト目をメモリ配列体
ＭＡに記憶させることができ、アドレスＡn ＝２として
３バイト目をメモリ配列体ＭＡに記憶させることができ
る。
【００４８】こうしてシリアルデータをシリアル−パラ
レル変換回路を使用すること無くメモリ配列体ＭＡに記
憶させることができる。従ってデータの書込み時間の短
縮が図れ、またコスト低下も図ることができる。
レル変換回路を使用すること無くメモリ配列体ＭＡに記
憶させることができる。従ってデータの書込み時間の短
縮が図れ、またコスト低下も図ることができる。
【００４９】またデータを読出すときには、Ｒ／Ｗ信号
がハイレベルとなるから、各Ｒ／Ｗ制御回路１２1 〜１
２m のトランスミッションゲートＴＭＧ1 へのゲート入
力信号Ｒはハイレベル、トランスミッションゲートＴＭ
Ｇ2 ，ＴＭＧ3 へのゲート入力信号Ｗはローレベルとな
る。これにより左のビットラインＤ1 Ｌ〜Ｄm Ｌに現れ
るデータの反転レベルがインバータＩＮ1 及びトランス
ミッションゲートＴＭＧ1 を介してパラレルデータ出力
ラインＤ1 〜Ｄm に出力される。またデータの読出し対
象となるメモリ配列体ＭＡに対応するワードラインＷＬ
がローレベルとなる。
がハイレベルとなるから、各Ｒ／Ｗ制御回路１２1 〜１
２m のトランスミッションゲートＴＭＧ1 へのゲート入
力信号Ｒはハイレベル、トランスミッションゲートＴＭ
Ｇ2 ，ＴＭＧ3 へのゲート入力信号Ｗはローレベルとな
る。これにより左のビットラインＤ1 Ｌ〜Ｄm Ｌに現れ
るデータの反転レベルがインバータＩＮ1 及びトランス
ミッションゲートＴＭＧ1 を介してパラレルデータ出力
ラインＤ1 〜Ｄm に出力される。またデータの読出し対
象となるメモリ配列体ＭＡに対応するワードラインＷＬ
がローレベルとなる。
【００５０】こうしてメモリ配列体ＭＡの各メモリセル
ＭＳ1 〜ＭＳm からパラレルデータの読出しが行われ
る。
ＭＳ1 〜ＭＳm からパラレルデータの読出しが行われ
る。
【００５１】なお、データの読出し時にはプリチャージ
信号Ｐによりプリチャージ回路３1〜３m を動作させて
メモリ配列体ＭＡの各メモリセルＭＳ1 〜ＭＳm にプリ
チャージをかけることになる。
信号Ｐによりプリチャージ回路３1〜３m を動作させて
メモリ配列体ＭＡの各メモリセルＭＳ1 〜ＭＳm にプリ
チャージをかけることになる。
【００５２】このようにシリアルデータを入力して記憶
し、記憶したデータはパレルデータとして読み出される
ことになる。
し、記憶したデータはパレルデータとして読み出される
ことになる。
【００５３】次に本発明の他の実施例について図面を参
照して説明する。なお、前記実施例と同一の部分には同
一の符号を付して詳細な説明は省略する。
照して説明する。なお、前記実施例と同一の部分には同
一の符号を付して詳細な説明は省略する。
【００５４】図３に示すものは、各ビットラインＤ
1 Ｌ，Ｄ1 Ｒ、〜Ｄm Ｌ，Ｄm Ｒに接続される各Ｒ／Ｗ
制御回路１２1 〜１２m の出力部に、トランスミッショ
ンゲートＴＭＧ4 ，ＴＭＧ5 を接続し、また各ビットラ
インＤ1 Ｌ，Ｄ1 Ｒ、〜Ｄm Ｌ，Ｄm Ｒ中にトランスミ
ッションゲートＴＭＧ1L，ＴＭＧ1R、ＴＭＧ2L，ＴＭＧ
2R、…ＴＭＧmL，ＴＭＧmRを接続している。そしてトラ
ンスミッションゲートＴＭＧ1 のゲートに信号Ｒを供給
するとともにトランスミッションゲートＴＭＧ2 ，ＴＭ
Ｇ3 のゲートに信号Ｗを供給し、また前記トランスミッ
ションゲートＴＭＧ4 ，ＴＭＧ5 のゲートにプリチャー
ジ信号Ｐを供給するとともにトランスミッションゲート
ＴＭＧ1LとＴＭＧ1R、ＴＭＧ2LとＴＭＧ2R、…ＴＭＧmL
とＴＭＧmRのゲートにそれぞれビットイネーブル信号Ｂ
Ｅ1 〜ＢＥm を供給している。
1 Ｌ，Ｄ1 Ｒ、〜Ｄm Ｌ，Ｄm Ｒに接続される各Ｒ／Ｗ
制御回路１２1 〜１２m の出力部に、トランスミッショ
ンゲートＴＭＧ4 ，ＴＭＧ5 を接続し、また各ビットラ
インＤ1 Ｌ，Ｄ1 Ｒ、〜Ｄm Ｌ，Ｄm Ｒ中にトランスミ
ッションゲートＴＭＧ1L，ＴＭＧ1R、ＴＭＧ2L，ＴＭＧ
2R、…ＴＭＧmL，ＴＭＧmRを接続している。そしてトラ
ンスミッションゲートＴＭＧ1 のゲートに信号Ｒを供給
するとともにトランスミッションゲートＴＭＧ2 ，ＴＭ
Ｇ3 のゲートに信号Ｗを供給し、また前記トランスミッ
ションゲートＴＭＧ4 ，ＴＭＧ5 のゲートにプリチャー
ジ信号Ｐを供給するとともにトランスミッションゲート
ＴＭＧ1LとＴＭＧ1R、ＴＭＧ2LとＴＭＧ2R、…ＴＭＧmL
とＴＭＧmRのゲートにそれぞれビットイネーブル信号Ｂ
Ｅ1 〜ＢＥm を供給している。
【００５５】前記トランスミッションゲートＴＭＧ4 に
より各ビットラインＤ1 Ｌ〜Ｄm Ｌをプルアップし、前
記トランスミッションゲートＴＭＧ5 により各ビットラ
インＤ1 Ｒ〜Ｄm Ｒをプルダウンしている。
より各ビットラインＤ1 Ｌ〜Ｄm Ｌをプルアップし、前
記トランスミッションゲートＴＭＧ5 により各ビットラ
インＤ1 Ｒ〜Ｄm Ｒをプルダウンしている。
【００５６】この実施例においては、例えばビットイネ
ーブル信号ＢＥ1 をハイレベルにすることによってビッ
トラインＤ1 Ｌ，Ｄ1 Ｒのみが有効となり、この状態で
信号ＷがハイレベルになるとＲ／Ｗ制御回路１２1 〜１
２m のトランスミッションゲートＴＭＧ2 ，ＴＭＧ3 が
オンし、シリアルデータ入力ラインＤＩＮに印加される
シリアルデータの反転レベルがインバータＩＮ2 及びト
ランスミッションゲートＴＭＧ2 を介して左のビットラ
インＤ1 Ｌ〜Ｄm Ｌに出力され、また印加されるデータ
と同一レベルがインバータＩＮ3 ，ＩＮ4 及びトランス
ミッションゲートＴＭＧ3 を介して右のビットラインＤ
1 Ｒ〜Ｄm Ｒに出力される。
ーブル信号ＢＥ1 をハイレベルにすることによってビッ
トラインＤ1 Ｌ，Ｄ1 Ｒのみが有効となり、この状態で
信号ＷがハイレベルになるとＲ／Ｗ制御回路１２1 〜１
２m のトランスミッションゲートＴＭＧ2 ，ＴＭＧ3 が
オンし、シリアルデータ入力ラインＤＩＮに印加される
シリアルデータの反転レベルがインバータＩＮ2 及びト
ランスミッションゲートＴＭＧ2 を介して左のビットラ
インＤ1 Ｌ〜Ｄm Ｌに出力され、また印加されるデータ
と同一レベルがインバータＩＮ3 ，ＩＮ4 及びトランス
ミッションゲートＴＭＧ3 を介して右のビットラインＤ
1 Ｒ〜Ｄm Ｒに出力される。
【００５７】しかしこのときには左のビットラインＤ1
Ｌと右のビットラインＤ1 Ｒのみが有効で他のビットラ
インはデータ伝送ができない状態となっているので、Ｒ
／Ｗ制御回路１２1 からのデータのみがメモリセルＭＳ
1 に書込まれることになる。
Ｌと右のビットラインＤ1 Ｒのみが有効で他のビットラ
インはデータ伝送ができない状態となっているので、Ｒ
／Ｗ制御回路１２1 からのデータのみがメモリセルＭＳ
1 に書込まれることになる。
【００５８】こうしてメモリ配列体ＭＡのメモリセルＭ
Ｓ1 に対するシリアルデータの１ビット目の書込みが可
能となる。
Ｓ1 に対するシリアルデータの１ビット目の書込みが可
能となる。
【００５９】またビットイネーブル信号ＢＥ2 をハイレ
ベルにすることによってビットラインＤ2 Ｌ，Ｄ2 Ｒの
みが有効となり、この状態で信号Ｗがハイレベルになる
とＲ／Ｗ制御回路１２1 〜１２m のトランスミッション
ゲートＴＭＧ2 ，ＴＭＧ3 がオンし、シリアルデータ入
力ラインＤＩＮに印加されるシリアルデータの反転レベ
ルがインバータＩＮ2 及びトランスミッションゲートＴ
ＭＧ2 を介して左のビットラインＤ1 Ｌ〜Ｄm Ｌに出力
され、また印加されるデータと同一レベルがインバータ
ＩＮ3 ，ＩＮ4 及びトランスミッションゲートＴＭＧ3
を介して右のビットラインＤ1 Ｒ〜Ｄm Ｒに出力される
が、このときには左のビットラインＤ2Ｌと右のビット
ラインＤ2 Ｒのみが有効で他のビットラインはデータ伝
送ができない状態となっているので、Ｒ／Ｗ制御回路１
２2 からのデータのみがメモリセルＭＳ2 に書込まれる
ことになる。
ベルにすることによってビットラインＤ2 Ｌ，Ｄ2 Ｒの
みが有効となり、この状態で信号Ｗがハイレベルになる
とＲ／Ｗ制御回路１２1 〜１２m のトランスミッション
ゲートＴＭＧ2 ，ＴＭＧ3 がオンし、シリアルデータ入
力ラインＤＩＮに印加されるシリアルデータの反転レベ
ルがインバータＩＮ2 及びトランスミッションゲートＴ
ＭＧ2 を介して左のビットラインＤ1 Ｌ〜Ｄm Ｌに出力
され、また印加されるデータと同一レベルがインバータ
ＩＮ3 ，ＩＮ4 及びトランスミッションゲートＴＭＧ3
を介して右のビットラインＤ1 Ｒ〜Ｄm Ｒに出力される
が、このときには左のビットラインＤ2Ｌと右のビット
ラインＤ2 Ｒのみが有効で他のビットラインはデータ伝
送ができない状態となっているので、Ｒ／Ｗ制御回路１
２2 からのデータのみがメモリセルＭＳ2 に書込まれる
ことになる。
【００６０】こうしてメモリ配列体ＭＡのメモリセルＭ
Ｓ2 に対するシリアルデータの２ビット目の書込みが可
能となる。
Ｓ2 に対するシリアルデータの２ビット目の書込みが可
能となる。
【００６１】同様にしてビットイネーブル信号ＢＥ3 〜
ＢＥm を順次ハイレベルにすることによって、各メモリ
セルＭＳ3 〜ＭＳm に対応するビットラインを順次有効
にし、これによりメモリ配列体ＭＡのメモリセルＭＳ3
〜ＭＳm に対するシリアルデータの３ビット目以降の書
込みが可能となる。
ＢＥm を順次ハイレベルにすることによって、各メモリ
セルＭＳ3 〜ＭＳm に対応するビットラインを順次有効
にし、これによりメモリ配列体ＭＡのメモリセルＭＳ3
〜ＭＳm に対するシリアルデータの３ビット目以降の書
込みが可能となる。
【００６２】このように本実施例においてもシリアルデ
ータをシリアル−パラレル変換回路を使用すること無く
メモリ配列体ＭＡに記憶させることができる。従って本
実施例においても前記実施例と同様の効果が得られるも
のである。
ータをシリアル−パラレル変換回路を使用すること無く
メモリ配列体ＭＡに記憶させることができる。従って本
実施例においても前記実施例と同様の効果が得られるも
のである。
【００６３】なお、データの読出しは、ビットイネーブ
ル信号ＢＥ1 〜ＢＥm を全てハイレベルにし、Ｒ／Ｗ信
号をハイレベルにすることによって前記実施例と同様に
メモリ配列体ＭＡの各メモリセルＭＳ1 〜ＭＳm からパ
ラレルデータ出力ラインＤ1〜Ｄm にパラレルデータの
読出しが可能となる。
ル信号ＢＥ1 〜ＢＥm を全てハイレベルにし、Ｒ／Ｗ信
号をハイレベルにすることによって前記実施例と同様に
メモリ配列体ＭＡの各メモリセルＭＳ1 〜ＭＳm からパ
ラレルデータ出力ラインＤ1〜Ｄm にパラレルデータの
読出しが可能となる。
【００６４】図４に示すものは、メモリ配列体ＭＡの各
１ビットメモリセルＭＳ1 〜ＭＳmにビットイネーブル
ラインＢＥ1 〜ＢＥm をそれぞれ配設している。各Ｒ／
Ｗ制御回路１２1 〜１２m の構成は前記実施例と同一で
ある。
１ビットメモリセルＭＳ1 〜ＭＳmにビットイネーブル
ラインＢＥ1 〜ＢＥm をそれぞれ配設している。各Ｒ／
Ｗ制御回路１２1 〜１２m の構成は前記実施例と同一で
ある。
【００６５】前記各メモリセルＭＳ1 〜ＭＳm は、図５
に示すようにＰ−ＭＯＳ・ＦＥＴ１４，１５とＮ−ＭＯ
Ｓ・ＦＥＴ１６，１７からなるプリップフロップと、こ
れを制御するＰ−ＭＯＳ・ＦＥＴ１８，１９，２０，２
１で構成され、Ｐ−ＭＯＳ・ＦＥＴ１８，２０の直列回
路をＰ−ＭＯＳ・ＦＥＴ１４とＮ−ＭＯＳ・ＦＥＴ１６
との接続点と左のビットラインＤＬ（Ｄ1 Ｌ〜Ｄm Ｌ）
との間に接続するとともにＰ−ＭＯＳ・ＦＥＴ１９，２
１の直列回路をＰ−ＭＯＳ・ＦＥＴ１５とＮ−ＭＯＳ・
ＦＥＴ１７との接続点と右のビットラインＤＲ（Ｄ1 Ｒ
〜Ｄm Ｒ）との間に接続し、かつＰ−ＭＯＳ・ＦＥＴ１
８，１９のゲートをワードラインＷＬ（ＷＬ1 〜ＷＬ２
n+1 −１）に接続するとともにＰ−ＭＯＳ・ＦＥＴ２
０，２１のゲートをビットイネーブルラインＢＥ（ＢＥ
1 〜ＢＥm ）に接続している。
に示すようにＰ−ＭＯＳ・ＦＥＴ１４，１５とＮ−ＭＯ
Ｓ・ＦＥＴ１６，１７からなるプリップフロップと、こ
れを制御するＰ−ＭＯＳ・ＦＥＴ１８，１９，２０，２
１で構成され、Ｐ−ＭＯＳ・ＦＥＴ１８，２０の直列回
路をＰ−ＭＯＳ・ＦＥＴ１４とＮ−ＭＯＳ・ＦＥＴ１６
との接続点と左のビットラインＤＬ（Ｄ1 Ｌ〜Ｄm Ｌ）
との間に接続するとともにＰ−ＭＯＳ・ＦＥＴ１９，２
１の直列回路をＰ−ＭＯＳ・ＦＥＴ１５とＮ−ＭＯＳ・
ＦＥＴ１７との接続点と右のビットラインＤＲ（Ｄ1 Ｒ
〜Ｄm Ｒ）との間に接続し、かつＰ−ＭＯＳ・ＦＥＴ１
８，１９のゲートをワードラインＷＬ（ＷＬ1 〜ＷＬ２
n+1 −１）に接続するとともにＰ−ＭＯＳ・ＦＥＴ２
０，２１のゲートをビットイネーブルラインＢＥ（ＢＥ
1 〜ＢＥm ）に接続している。
【００６６】このメモリセルＭＳ1 〜ＭＳm にデータを
書込む場合には、先ずワードラインＷＬ、ビットライン
ＤＲ及びビットイネーブルラインＢＥにローレベルを、
ビットラインＤＬにハイレベルを印加する。これにより
Ｐ−ＭＯＳ・ＦＥＴ１８，２０がオンし、Ｐ−ＭＯＳ・
ＦＥＴ１９，２１がオフする。続いてＰ−ＭＯＳ・ＦＥ
Ｔ１４及びＮ−ＭＯＳ・ＦＥＴ１７がオンとなり、この
フリップフロップは安定化する。
書込む場合には、先ずワードラインＷＬ、ビットライン
ＤＲ及びビットイネーブルラインＢＥにローレベルを、
ビットラインＤＬにハイレベルを印加する。これにより
Ｐ−ＭＯＳ・ＦＥＴ１８，２０がオンし、Ｐ−ＭＯＳ・
ＦＥＴ１９，２１がオフする。続いてＰ−ＭＯＳ・ＦＥ
Ｔ１４及びＮ−ＭＯＳ・ＦＥＴ１７がオンとなり、この
フリップフロップは安定化する。
【００６７】このレベル状態をＨ状態と仮定すれば、こ
れと逆の動作でＬ状態にすることができる。すなわちワ
ードラインＷＬ、ビットラインＤＬ及びビットイネーブ
ルラインＢＥにローレベルを、ビットラインＤＲにハイ
レベルを印加する。これによりＰ−ＭＯＳ・ＦＥＴ１
８，２０がオフし、Ｐ−ＭＯＳ・ＦＥＴ１９，２１がオ
ンする。続いてＰ−ＭＯＳ・ＦＥＴ１５及びＮ−ＭＯＳ
・ＦＥＴ１６がオンとなり、このフリップフロップは安
定化する。
れと逆の動作でＬ状態にすることができる。すなわちワ
ードラインＷＬ、ビットラインＤＬ及びビットイネーブ
ルラインＢＥにローレベルを、ビットラインＤＲにハイ
レベルを印加する。これによりＰ−ＭＯＳ・ＦＥＴ１
８，２０がオフし、Ｐ−ＭＯＳ・ＦＥＴ１９，２１がオ
ンする。続いてＰ−ＭＯＳ・ＦＥＴ１５及びＮ−ＭＯＳ
・ＦＥＴ１６がオンとなり、このフリップフロップは安
定化する。
【００６８】しかしこのメモリセルにデータを書込まな
い場合には、ビットラインＤＬ，ＤＲ及びワードライン
ＷＬがどのようなレベルであってもビットイネーブルラ
インＢＥにハイレベルを印加すればＰ−ＭＯＳ・ＦＥＴ
２０，２１がオフとなってフリップフロップは前の状態
を維持する。すなわちデータは書込まれない。
い場合には、ビットラインＤＬ，ＤＲ及びワードライン
ＷＬがどのようなレベルであってもビットイネーブルラ
インＢＥにハイレベルを印加すればＰ−ＭＯＳ・ＦＥＴ
２０，２１がオフとなってフリップフロップは前の状態
を維持する。すなわちデータは書込まれない。
【００６９】また記憶されたＨ状態を読出す場合には、
選択されたワードラインＷＬ、ビットイネーブルライン
ＢＥをローレベルにし、ビットラインＤＬ，ＤＲをハイ
レベルにプリチャージしておけば、ビットラインＤＲは
電流が流れ込みローレベルとなってＨ状態が検出でき
る。
選択されたワードラインＷＬ、ビットイネーブルライン
ＢＥをローレベルにし、ビットラインＤＬ，ＤＲをハイ
レベルにプリチャージしておけば、ビットラインＤＲは
電流が流れ込みローレベルとなってＨ状態が検出でき
る。
【００７０】しかしこのメモリセルに対してデータを読
み出さない場合には、ビットイネーブルラインＢＥにハ
イレベルを印加しておけばこのメモリセルからの電流は
検出されない。すなわちデータは読み出されない。
み出さない場合には、ビットイネーブルラインＢＥにハ
イレベルを印加しておけばこのメモリセルからの電流は
検出されない。すなわちデータは読み出されない。
【００７１】このようにメモリ配列体ＭＡの各１ビット
メモリセルＭＳ1 〜ＭＳm に対するデータの書込み及び
読出しがビットイネーブルラインＢＥ1 〜ＢＥm によっ
てビット単位に制御することが可能となる。
メモリセルＭＳ1 〜ＭＳm に対するデータの書込み及び
読出しがビットイネーブルラインＢＥ1 〜ＢＥm によっ
てビット単位に制御することが可能となる。
【００７２】従ってビットイネーブルラインＢＥ1 〜Ｂ
Ｅm のレベルを制御することによってシリアルデータの
書込み及びパラレルデータの読出しが可能となる。
Ｅm のレベルを制御することによってシリアルデータの
書込み及びパラレルデータの読出しが可能となる。
【００７３】すなわちデータを書込むときには、Ｒ／Ｗ
信号がローレベルとなるから、信号Ｒはローレベル、信
号Ｗはハイレベルとなる。しかしてＲ／Ｗ制御回路１２
1 〜１２m のトランスミッションゲートＴＭＧ2 ，ＴＭ
Ｇ3 がオンする。この状態ではシリアルデータ入力ライ
ンＤＩＮに印加されるシリアルデータの反転レベルがＲ
／Ｗ制御回路１２1 〜１２m のインバータＩＮ2 及びト
ランスミッションゲートＴＭＧ2 を介して左のビットラ
インＤ1 Ｌ〜Ｄm Ｌに出力され、また印加されるデータ
と同一レベルがインバータＩＮ3 ，ＩＮ4 及びトランス
ミッションゲートＴＭＧ3 を介して右のビットラインＤ
1 Ｒ〜Ｄm Ｒに出力される。またこのときデータの書込
み対象となるメモリ配列体ＭＡに対応するワードライン
ＷＬがローレベルとなる。
信号がローレベルとなるから、信号Ｒはローレベル、信
号Ｗはハイレベルとなる。しかしてＲ／Ｗ制御回路１２
1 〜１２m のトランスミッションゲートＴＭＧ2 ，ＴＭ
Ｇ3 がオンする。この状態ではシリアルデータ入力ライ
ンＤＩＮに印加されるシリアルデータの反転レベルがＲ
／Ｗ制御回路１２1 〜１２m のインバータＩＮ2 及びト
ランスミッションゲートＴＭＧ2 を介して左のビットラ
インＤ1 Ｌ〜Ｄm Ｌに出力され、また印加されるデータ
と同一レベルがインバータＩＮ3 ，ＩＮ4 及びトランス
ミッションゲートＴＭＧ3 を介して右のビットラインＤ
1 Ｒ〜Ｄm Ｒに出力される。またこのときデータの書込
み対象となるメモリ配列体ＭＡに対応するワードライン
ＷＬがローレベルとなる。
【００７４】一方、ビットイネーブル信号ＢＥ1 〜ＢＥ
m により各１ビットメモリセルＭＳ1 〜ＭＳm のＰ−Ｍ
ＯＳ・ＦＥＴ２０，２１を制御する。例えばビットイネ
ーブルラインＢＥ1 がローレベルで他のビットイネーブ
ルラインＢＥ2 〜ＢＥm がハイレベルであれば、１ビッ
トメモリセルＭＳ1 に対するデータの書込みのみが有効
となる。
m により各１ビットメモリセルＭＳ1 〜ＭＳm のＰ−Ｍ
ＯＳ・ＦＥＴ２０，２１を制御する。例えばビットイネ
ーブルラインＢＥ1 がローレベルで他のビットイネーブ
ルラインＢＥ2 〜ＢＥm がハイレベルであれば、１ビッ
トメモリセルＭＳ1 に対するデータの書込みのみが有効
となる。
【００７５】しかしてＲ／Ｗ制御回路１２1 からのデー
タのみが１ビットメモリセルＭＳ1に書込まれることに
なる。こうしてシリアルデータの１ビット目の書込みが
行われる。
タのみが１ビットメモリセルＭＳ1に書込まれることに
なる。こうしてシリアルデータの１ビット目の書込みが
行われる。
【００７６】またビットイネーブル信号ＢＥ2 のみがロ
ーレベルになると１ビットメモリセルＭＳ2 に対するデ
ータの書込みのみが有効となる。従ってこのときにはシ
リアルデータの２ビット目の書込みが行われる。
ーレベルになると１ビットメモリセルＭＳ2 に対するデ
ータの書込みのみが有効となる。従ってこのときにはシ
リアルデータの２ビット目の書込みが行われる。
【００７７】同様にしてビットイネーブル信号ＢＥ3 〜
ＢＥm が順次ローレベルとなることにより、メモリ配列
体ＭＡのメモリセルＭＳ3 〜ＭＳm に対してシリアルデ
ータの３ビット目以降が順次書込まれる。
ＢＥm が順次ローレベルとなることにより、メモリ配列
体ＭＡのメモリセルＭＳ3 〜ＭＳm に対してシリアルデ
ータの３ビット目以降が順次書込まれる。
【００７８】こうしてシリアルデータをシリアル−パラ
レル変換回路を使用すること無くメモリ配列体ＭＡに記
憶させることができる。従って本実施例においても前記
実施例と同様の効果が得られるものである。
レル変換回路を使用すること無くメモリ配列体ＭＡに記
憶させることができる。従って本実施例においても前記
実施例と同様の効果が得られるものである。
【００７９】またデータを読出すときには、Ｒ／Ｗ信号
がハイレベルとなるから、各Ｒ／Ｗ制御回路１２1 〜１
２m のトランスミッションゲートＴＭＧ1 へのゲート入
力信号Ｒはハイレベル、トランスミッションゲートＴＭ
Ｇ2 ，ＴＭＧ3 へのゲート入力信号Ｗはローレベルとな
る。またビットイネーブル信号ＢＥ1 〜ＢＥm はすべて
ローレベルとなる。これにより左のビットラインＤ1 Ｌ
〜Ｄm Ｌに現れるデータの反転レベルがインバータＩＮ
1 及びトランスミッションゲートＴＭＧ1 を介してパラ
レルデータ出力ラインＤ1 〜Ｄm に出力される。またデ
ータの読出し対象となるメモリ配列体ＭＡに対応するワ
ードラインＷＬがローレベルとなる。
がハイレベルとなるから、各Ｒ／Ｗ制御回路１２1 〜１
２m のトランスミッションゲートＴＭＧ1 へのゲート入
力信号Ｒはハイレベル、トランスミッションゲートＴＭ
Ｇ2 ，ＴＭＧ3 へのゲート入力信号Ｗはローレベルとな
る。またビットイネーブル信号ＢＥ1 〜ＢＥm はすべて
ローレベルとなる。これにより左のビットラインＤ1 Ｌ
〜Ｄm Ｌに現れるデータの反転レベルがインバータＩＮ
1 及びトランスミッションゲートＴＭＧ1 を介してパラ
レルデータ出力ラインＤ1 〜Ｄm に出力される。またデ
ータの読出し対象となるメモリ配列体ＭＡに対応するワ
ードラインＷＬがローレベルとなる。
【００８０】こうしてメモリ配列体ＭＡの各メモリセル
ＭＳ1 〜ＭＳm からパラレルデータ出力ラインＤ1 〜Ｄ
m にパラレルデータの読出しが行われる。
ＭＳ1 〜ＭＳm からパラレルデータ出力ラインＤ1 〜Ｄ
m にパラレルデータの読出しが行われる。
【００８１】
【発明の効果】以上、本発明によれば、スタティック型
ＲＡＭにおいて、変換回路を使用すること無くシリアル
データの書込みができ、従ってデータの書込み時間の短
縮が図れ、またコスト低下も図ることができる。
ＲＡＭにおいて、変換回路を使用すること無くシリアル
データの書込みができ、従ってデータの書込み時間の短
縮が図れ、またコスト低下も図ることができる。
【図１】本発明の一実施例を示す回路構成図。
【図２】同実施例におけるトランスミッションゲートの
ゲート制御信号の発生回路を示す図。
ゲート制御信号の発生回路を示す図。
【図３】本発明の他の実施例を示す回路構成図。
【図４】本発明のさらに別の他の実施例を示す回路構成
図。
図。
【図５】同実施例における１ビットメモリセルの構成を
示す回路図。
示す回路図。
【図６】従来例を示す回路構成図。
【図７】同従来例における１ビットメモリセルの構成を
示す回路図。
示す回路図。
【図８】同従来例におけるトランスミッションゲートの
構成を示す回路図。
構成を示す回路図。
【図９】同従来例におけるトランスミッションゲートの
ゲート制御信号の発生回路を示す図。
ゲート制御信号の発生回路を示す図。
ＭＳ1 〜ＭＳm …１ビットメモリセル、 ＭＡ…メモリ配列体、 １２1 〜１２m …リード／ライト制御回路、 １３1 〜１３m …プリチャージ回路、 ＴＭＧ1 〜ＴＭＧ3 …トランスミッションゲート、 ＢＥ1 〜ＢＥm …ビットイネーブル信号。
Claims (1)
- 【請求項１】 ２本のビットラインと１本のワードライ
ンに接続されたスタティック型１ビットメモリセルを前
記ワードラインを共通にして複数配列してなるメモリ配
列体と、前記各メモリセルの各ビットラインのレベル制
御を行い、前記メモリ配列体に対するデータの読出し及
び書込み制御を行う読出し・書込み制御回路と、前記メ
モリ配列体に対するデータの読出し時に各メモリセルに
対してプリチャージをかけるプリチャージ回路と、デー
タの書込み時に前記読出し・書込み制御回路による前記
メモリ配列体の各メモリセルに対するデータの書込みを
許可するか否かを制御する書込み許可制御手段とを設け
たことを特徴とするスタティック型ランダム・アクセス
・メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4231228A JPH0676577A (ja) | 1992-08-31 | 1992-08-31 | スタティック型ランダム・アクセス・メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4231228A JPH0676577A (ja) | 1992-08-31 | 1992-08-31 | スタティック型ランダム・アクセス・メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0676577A true JPH0676577A (ja) | 1994-03-18 |
Family
ID=16920332
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4231228A Pending JPH0676577A (ja) | 1992-08-31 | 1992-08-31 | スタティック型ランダム・アクセス・メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0676577A (ja) |
-
1992
- 1992-08-31 JP JP4231228A patent/JPH0676577A/ja active Pending
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