JPH04184788A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH04184788A JPH04184788A JP2312784A JP31278490A JPH04184788A JP H04184788 A JPH04184788 A JP H04184788A JP 2312784 A JP2312784 A JP 2312784A JP 31278490 A JP31278490 A JP 31278490A JP H04184788 A JPH04184788 A JP H04184788A
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- port
- memory cell
- circuit
- bit line
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- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
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- G—PHYSICS
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- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（概 要）
デュアルポート等の複数のポートからメモリセルマトリ
クス内の特定のメモリセルに対しポート毎に独立にデー
タの書き込みおよび読み出しを行うことが可能な半導体
記憶装置に関し、特定のメモリセルに対し一方のポート
が書き込み状態でかつ両ポートから上記メモリセルのワ
ード線を同時にアクセスしている場合でもデータ書き込
みの速度低下を防止して書き込み時間の短縮を図る二′
とが可能な半導体記憶装置を提供することを目的とし、 特定のメモリセルに対し一方のポートが書き込み状態の
ときに両ポート側のワード線が駆動されていることを検
知して所定の検知信号を出力する検知回路と、該検知信
号に基づき、前記メモリセルにおける一方のポート側の
ビット線と他方のポート側のピント線とを短絡さセるた
めの第１短絡回路とを備えるように構成し、あるいは、
前記メモリセルに対し一方のポートが書き込み状態のと
きに両ポート側のリード線が駆動されていることを検知
して所定の検知信号を出力する検知回路と、該検知信号
に基づき、前記メモリセルにおける他方のポート側の１
対のビット線同士を短絡させるための第２短絡回路とを
備えるように構成する。
クス内の特定のメモリセルに対しポート毎に独立にデー
タの書き込みおよび読み出しを行うことが可能な半導体
記憶装置に関し、特定のメモリセルに対し一方のポート
が書き込み状態でかつ両ポートから上記メモリセルのワ
ード線を同時にアクセスしている場合でもデータ書き込
みの速度低下を防止して書き込み時間の短縮を図る二′
とが可能な半導体記憶装置を提供することを目的とし、 特定のメモリセルに対し一方のポートが書き込み状態の
ときに両ポート側のワード線が駆動されていることを検
知して所定の検知信号を出力する検知回路と、該検知信
号に基づき、前記メモリセルにおける一方のポート側の
ビット線と他方のポート側のピント線とを短絡さセるた
めの第１短絡回路とを備えるように構成し、あるいは、
前記メモリセルに対し一方のポートが書き込み状態のと
きに両ポート側のリード線が駆動されていることを検知
して所定の検知信号を出力する検知回路と、該検知信号
に基づき、前記メモリセルにおける他方のポート側の１
対のビット線同士を短絡させるための第２短絡回路とを
備えるように構成する。
本発明はデュアルポート等の複数のポートからメモリセ
ルマトリクス内の特定のメモリセルに対しポート毎に独
立にデータの書き込みおよび読み出しを好うことが可能
な半導体記憶装置に関する。
ルマトリクス内の特定のメモリセルに対しポート毎に独
立にデータの書き込みおよび読み出しを好うことが可能
な半導体記憶装置に関する。
上記のデュアルポートを有する半導体記憶装置はデュア
ルポー）ＲＡＭともよばれており、単一のポートのみの
ＲＡＭには見られない次のような特徴を有している。す
なわち、まず第１に、一方のポートによりデータの書き
込みを行いながら他方のポートによりデータの読み出し
が行えるためにデータのアクセスが速くなるという点で
あり、第２に、同しようなシステムが２つある場合には
デュアルポートＲＡＭが共有できるために両システム間
のデータのやり取りが迅速に行われるという点である。
ルポー）ＲＡＭともよばれており、単一のポートのみの
ＲＡＭには見られない次のような特徴を有している。す
なわち、まず第１に、一方のポートによりデータの書き
込みを行いながら他方のポートによりデータの読み出し
が行えるためにデータのアクセスが速くなるという点で
あり、第２に、同しようなシステムが２つある場合には
デュアルポートＲＡＭが共有できるために両システム間
のデータのやり取りが迅速に行われるという点である。
本発明は上記のデュアルポートＲＡＭ等の特徴を利用し
て高速なシステムに対応することが可能な半導体記憶装
置について言及するものである。
て高速なシステムに対応することが可能な半導体記憶装
置について言及するものである。
第８図は従来の半導体記憶装置の１例を示す図である。
ただし、ここでは、半導体記憶装置として、複数のメモ
リセルを行（ロー）方向および列（カラム）方向に配列
して構成されるメモリセルマトリクス１を有するデュア
ルボー）ＲＡＭを代表して示す。さらに、上記メモリセ
ルの中の２個のメモリセル１−１．１−２のみを図示す
ることとする。
リセルを行（ロー）方向および列（カラム）方向に配列
して構成されるメモリセルマトリクス１を有するデュア
ルボー）ＲＡＭを代表して示す。さらに、上記メモリセ
ルの中の２個のメモリセル１−１．１−２のみを図示す
ることとする。
第８図において、１つのメモリセルは、２個のインバー
タからなるフリップフロップ回路と、４個の転送ゲート
とから構成される。さらに、上記メモリセルマトリクス
１内の特定のメモリセルを選択するためのワード線およ
び１対のビット線を有する２種のポート（Ａポートおよ
びＢポート）が設けられている。さらに詳しく説明する
と、メモリセルマトリクス１の各行毎にＡポート側のワ
ード線ＷＬおよびＢポート側のワード線ＷＬ’が配置さ
れており、これらのワードｆＩｓＷＬ、ＷＬ’はメモリ
セル内の上下２個の転送ゲートにそれぞれ接続されてい
る。したがって、これらのワード線ＷＬ、ＷＬ’を外部
からの制御信号により選択して駆動すれば、特定の転送
ゲートが導通状態になってメモリセルの行アドレスが指
定される。−方、上記メモリセルマトリクス１の各列毎
にＡポート側の１対のビット線ＢＬ、ＴＴとＢポート側
の１対のビット線ＢＬ’ 、■ｒ′が配置されており
、これらのビット線Ｂ Ｌ 、’ｒ、 Ｂ Ｌ ’およ
び丁ｒ′は転送ゲートを介してメモリセルのフリップフ
ロップ回路に接続されている。さらに、Ａポート側のビ
ット線ＢＬ、ＴＴおよびＢポート側のビット線Ｂ Ｌ
’ 、 ＴＵ’をそれぞれ駆動するためのカラムセレ
クト回路２．２′が設けられている。
タからなるフリップフロップ回路と、４個の転送ゲート
とから構成される。さらに、上記メモリセルマトリクス
１内の特定のメモリセルを選択するためのワード線およ
び１対のビット線を有する２種のポート（Ａポートおよ
びＢポート）が設けられている。さらに詳しく説明する
と、メモリセルマトリクス１の各行毎にＡポート側のワ
ード線ＷＬおよびＢポート側のワード線ＷＬ’が配置さ
れており、これらのワードｆＩｓＷＬ、ＷＬ’はメモリ
セル内の上下２個の転送ゲートにそれぞれ接続されてい
る。したがって、これらのワード線ＷＬ、ＷＬ’を外部
からの制御信号により選択して駆動すれば、特定の転送
ゲートが導通状態になってメモリセルの行アドレスが指
定される。−方、上記メモリセルマトリクス１の各列毎
にＡポート側の１対のビット線ＢＬ、ＴＴとＢポート側
の１対のビット線ＢＬ’ 、■ｒ′が配置されており
、これらのビット線Ｂ Ｌ 、’ｒ、 Ｂ Ｌ ’およ
び丁ｒ′は転送ゲートを介してメモリセルのフリップフ
ロップ回路に接続されている。さらに、Ａポート側のビ
ット線ＢＬ、ＴＴおよびＢポート側のビット線Ｂ Ｌ
’ 、 ＴＵ’をそれぞれ駆動するためのカラムセレ
クト回路２．２′が設けられている。
このカラムセレクト回路２．２′は、各ビット線に接続
される複数のスイッチ素子から構成され、外部からの制
御信号の１種であるカラムセレクト信号Ｓ ｃｍにより
上記スイッチ素子を選択的に駆動することによって特定
のメモリセルの列アドレスが指定される。さらに上記カ
ラムセレクト回路２゜２′には、データの書き込み動作
および読み出し動作にそれぞれ必要なライトアンプおよ
びセンスアンプからなる信号増幅部３．３′が設けられ
ている。上記のメモリセル１．２種のポート、カラムセ
レクト回路２，２′および信号増幅部３，３′によりデ
ュアルポー）ＲＡＭの主要部を構成している。
される複数のスイッチ素子から構成され、外部からの制
御信号の１種であるカラムセレクト信号Ｓ ｃｍにより
上記スイッチ素子を選択的に駆動することによって特定
のメモリセルの列アドレスが指定される。さらに上記カ
ラムセレクト回路２゜２′には、データの書き込み動作
および読み出し動作にそれぞれ必要なライトアンプおよ
びセンスアンプからなる信号増幅部３．３′が設けられ
ている。上記のメモリセル１．２種のポート、カラムセ
レクト回路２，２′および信号増幅部３，３′によりデ
ュアルポー）ＲＡＭの主要部を構成している。
この従来のデュアルポートＲＡＭにおいては、Ａポート
およびＢポートの各ポートにおけるワード線およびビッ
ト線をポート毎に独立に駆動して任意のメモリセルにデ
ータを書き込んだり（ただし、同一メモリセルへの同時
書き込みは禁止されている）読み出したりすることがで
きる。この場合、データの書き込みは、信号増幅部３．
３′内のライトアンプからビット線を介して特定のメモ
リセルに所望のデータを入力することにより行われる。
およびＢポートの各ポートにおけるワード線およびビッ
ト線をポート毎に独立に駆動して任意のメモリセルにデ
ータを書き込んだり（ただし、同一メモリセルへの同時
書き込みは禁止されている）読み出したりすることがで
きる。この場合、データの書き込みは、信号増幅部３．
３′内のライトアンプからビット線を介して特定のメモ
リセルに所望のデータを入力することにより行われる。
一方、データの読み出しは、信号増幅部３．３′内のセ
ンスアンプにより１対のビット線間の電位差を検知する
ことにより行われる。
ンスアンプにより１対のビット線間の電位差を検知する
ことにより行われる。
上記のとおり、従来のデュアルポートＲＡＭ等の半導体
記憶装置において特定のメモリセルに対しデータの書き
込みおよび読み出しを行う場合、２種のポートの各ポー
ト側のワード線およびビット線を独立に駆動して各ポー
ト毎に上記特定のメモリセルを選択するような構成にし
ていた。
記憶装置において特定のメモリセルに対しデータの書き
込みおよび読み出しを行う場合、２種のポートの各ポー
ト側のワード線およびビット線を独立に駆動して各ポー
ト毎に上記特定のメモリセルを選択するような構成にし
ていた。
したがって、一方のポートが書き込み状態でかつ両ポー
トが選択したメモリセルの行アドレスが一致する場合、
すなわち、１つのメモリセルに対し一方のポート（例え
ばＡポート）からデータが書き込まれると共に両ポート
側のワード線がアクセスされている場合は、上記メモリ
セルの転送ゲートがすべて導通状態になっている。この
ため、データ書き込みの際にＡポート側のビット線から
転送ゲートを介して他方のポート（例えばＢポート）側
のビット線に電流の一部が流れ込む。特に、Ｂポートが
読み出し状態でかつＡポート側のビット線によりメモリ
セル内のデータを反転させる必要がある場合には、Ｂポ
ート側のビット線の電位も反転させる必要があり、この
電位反転のための駆動電流もＡポート側から供給しなけ
ればならない。一般に、メモリセルの転送ゲートは、導
通状態でも抵抗の大きいＭＯ３形トランジスタから構成
されているので、Ｂポート側のビット線の対アース間容
量が無視できなくなり、両ポート側のビット線の電位が
定常状態に達するまでの時定数が長くなる傾向にある。
トが選択したメモリセルの行アドレスが一致する場合、
すなわち、１つのメモリセルに対し一方のポート（例え
ばＡポート）からデータが書き込まれると共に両ポート
側のワード線がアクセスされている場合は、上記メモリ
セルの転送ゲートがすべて導通状態になっている。この
ため、データ書き込みの際にＡポート側のビット線から
転送ゲートを介して他方のポート（例えばＢポート）側
のビット線に電流の一部が流れ込む。特に、Ｂポートが
読み出し状態でかつＡポート側のビット線によりメモリ
セル内のデータを反転させる必要がある場合には、Ｂポ
ート側のビット線の電位も反転させる必要があり、この
電位反転のための駆動電流もＡポート側から供給しなけ
ればならない。一般に、メモリセルの転送ゲートは、導
通状態でも抵抗の大きいＭＯ３形トランジスタから構成
されているので、Ｂポート側のビット線の対アース間容
量が無視できなくなり、両ポート側のビット線の電位が
定常状態に達するまでの時定数が長くなる傾向にある。
この結果、データ書き込みに要する時間が通常よりも長
くなって書き込みの速度が低下するという問題が発生す
る。
くなって書き込みの速度が低下するという問題が発生す
る。
本発明は上記問題点に鑑みてなされたものであり、メモ
リセルマトリクス内の特定のメモリセルに対しデュアル
ポートの一方のポートが書き込み状態でかつ両ポートか
ら上記メモリセルのワード線を同時にアクセスしている
場合でもデータ書き込みの速度低下を防止して書き込み
時間の短縮を図ることが可能な半導体記憶装置を提供す
ることを目的とするものである。
リセルマトリクス内の特定のメモリセルに対しデュアル
ポートの一方のポートが書き込み状態でかつ両ポートか
ら上記メモリセルのワード線を同時にアクセスしている
場合でもデータ書き込みの速度低下を防止して書き込み
時間の短縮を図ることが可能な半導体記憶装置を提供す
ることを目的とするものである。
第１Ａ図及び第１Ｂ図は本発明の第１原理構成および第
２原理構成をそれぞれ示すブロック図である。ただし、
ここでは、メモリセルマトリクス１内の１つのメモリセ
ル１−１のみを図示することとする。また、前述した構
成要素と同様のものについては、同一の参照番号を付し
て表す。
２原理構成をそれぞれ示すブロック図である。ただし、
ここでは、メモリセルマトリクス１内の１つのメモリセ
ル１−１のみを図示することとする。また、前述した構
成要素と同様のものについては、同一の参照番号を付し
て表す。
第１Ａ図に示すように、本発明の第１原理によれば、メ
モリセルマトリクス内の特定のメモリセルを選択するた
めのデュアルポートを有し、該デュアルポートの各ポー
トにおけるワード線およびビット線をポート毎に独立に
駆動して前記メモリセルへのデータの書き込みおよび読
み出しを行う半導体記憶装置において、前記メモリセル
に対し一方のポートが書き込み状態のときに両ポート側
のワード線が駆動されていることを検知して所定の検知
信号Ｓ４を出力する検知回路４と、該検知信号Ｓ４に基
づき、前記メモリセルにおける一方のポート側のビット
線と他方のポート側のビット線とを短絡させるための第
１短絡回路５とを備えている。
モリセルマトリクス内の特定のメモリセルを選択するた
めのデュアルポートを有し、該デュアルポートの各ポー
トにおけるワード線およびビット線をポート毎に独立に
駆動して前記メモリセルへのデータの書き込みおよび読
み出しを行う半導体記憶装置において、前記メモリセル
に対し一方のポートが書き込み状態のときに両ポート側
のワード線が駆動されていることを検知して所定の検知
信号Ｓ４を出力する検知回路４と、該検知信号Ｓ４に基
づき、前記メモリセルにおける一方のポート側のビット
線と他方のポート側のビット線とを短絡させるための第
１短絡回路５とを備えている。
また一方で、第１Ｂ図に示すように、本発明の第２原理
によれば、メモリセルマトリクス内の特定のメモリセル
を選択するためのデュアルポートを有し、該デュアルポ
ートの各ポートにおけるワード線および１対のビット線
をポート毎に独立に駆動して前記メモリセルへのデータ
の書き込みおよび読み出しを行う半導体記憶装置におい
て、前記メモリセルに対し一方のポートが書き込み状態
のときに両ポート側のワード線が駆動されていることを
検知して所定の検知信号Ｓｄを出力する検知回路４と、
該検知信号Ｓ４に基づき、前記メモリセルにおける他方
のポート側の１対のビット線同士を短絡させるための第
２短絡回路６とを備えている。
によれば、メモリセルマトリクス内の特定のメモリセル
を選択するためのデュアルポートを有し、該デュアルポ
ートの各ポートにおけるワード線および１対のビット線
をポート毎に独立に駆動して前記メモリセルへのデータ
の書き込みおよび読み出しを行う半導体記憶装置におい
て、前記メモリセルに対し一方のポートが書き込み状態
のときに両ポート側のワード線が駆動されていることを
検知して所定の検知信号Ｓｄを出力する検知回路４と、
該検知信号Ｓ４に基づき、前記メモリセルにおける他方
のポート側の１対のビット線同士を短絡させるための第
２短絡回路６とを備えている。
第１Ａ図の本発明の第１原理においては、特定のメモリ
セルに対し一方のポートが書き込み状態のときに両方の
ポートの行アドレスが一致していることを検知回路４に
より検知している。すなわち、この検知回路４では、上
記メモリセルに接続された両ポート側のワード線がいず
れもアクセスされているときに検知信号Ｓｄを出力して
いる。
セルに対し一方のポートが書き込み状態のときに両方の
ポートの行アドレスが一致していることを検知回路４に
より検知している。すなわち、この検知回路４では、上
記メモリセルに接続された両ポート側のワード線がいず
れもアクセスされているときに検知信号Ｓｄを出力して
いる。
さらに、この検知信号Ｓｄが出力されている期間は、書
き込み状態のビット線ＢＬと、このビット線ＢＬに対し
、転送ゲートを介して接続される逆のポートのビット線
ＢＬ’とを第１短絡回路６により短絡（ショート）させ
ている。このようにすれば、転送ゲートが並列に接続さ
れるので、その合成抵抗が１つの転送ゲートの抵抗計の
半分になり、両ポート側のビット線の電位が定常状態に
達するまでの時定数が従来よりもはるかに短くて済む。
き込み状態のビット線ＢＬと、このビット線ＢＬに対し
、転送ゲートを介して接続される逆のポートのビット線
ＢＬ’とを第１短絡回路６により短絡（ショート）させ
ている。このようにすれば、転送ゲートが並列に接続さ
れるので、その合成抵抗が１つの転送ゲートの抵抗計の
半分になり、両ポート側のビット線の電位が定常状態に
達するまでの時定数が従来よりもはるかに短くて済む。
この結果、書き込みに必要な時間が大幅に短縮される。
また、書き込み状態の別のビット線丁丁と逆のポートの
ビット線丁ｒ′に関しても同様のことが言える。
ビット線丁ｒ′に関しても同様のことが言える。
また一方で、第１Ｂ図の本発明の第２原理によれば、検
知回路４から検知信号Ｓ４が出力されている期間は、書
き込み状態のビット線ＢＬ、ＴＴと逆のポートの１対の
ピッ）ｍＢＬ’ 、丁ｒ′同士を第２短絡回路６によ
り短絡させている。このようにすれば、逆のポートの１
対のビット線ＢＬ’ 。
知回路４から検知信号Ｓ４が出力されている期間は、書
き込み状態のビット線ＢＬ、ＴＴと逆のポートの１対の
ピッ）ｍＢＬ’ 、丁ｒ′同士を第２短絡回路６によ
り短絡させている。このようにすれば、逆のポートの１
対のビット線ＢＬ’ 。
Ｔ’ＩＴ’が同電位になるため、このビット線ＢＬ’
。
。
丁ｒ′の書き込み状態のビット線ＢＬ、丁ｒに対する影
響がほぼ無視できるので、書き込みに要する時間が短縮
される。
響がほぼ無視できるので、書き込みに要する時間が短縮
される。
かくして、本発明では、デュアルポートＲＡＭ等の半導
体記憶装置において、メモリセルマトリクス内の特定の
メモリセルに対し一方のポートが書き込み状態でかつ両
ポートから上記メモリセルのワード線を同時にアクセス
している場合でも書き込み時間の短縮を図ってシステム
の高速化に対応することが可能となる。
体記憶装置において、メモリセルマトリクス内の特定の
メモリセルに対し一方のポートが書き込み状態でかつ両
ポートから上記メモリセルのワード線を同時にアクセス
している場合でも書き込み時間の短縮を図ってシステム
の高速化に対応することが可能となる。
第２図は本発明の第１の原理構成に基づ〈実施例（以下
、第１実施例と略記する）を示す回路図である。ただし
、ここでは、半導体記憶装置としてのデュアルポートＲ
ＡＭの主要部を示すこととする。さらに、このデュアル
ポートＲＡＭを構成するメモリセルマトリクス１の中の
２個のメモリセル１−１．１−２を代表して示す。
、第１実施例と略記する）を示す回路図である。ただし
、ここでは、半導体記憶装置としてのデュアルポートＲ
ＡＭの主要部を示すこととする。さらに、このデュアル
ポートＲＡＭを構成するメモリセルマトリクス１の中の
２個のメモリセル１−１．１−２を代表して示す。
第２図においては、１列目のメモリセル１−１の１対の
ビット線を駆動するための複数のスイッチ素子からなる
カラムセレクト回路２−１．２−２が設けられている。
ビット線を駆動するための複数のスイッチ素子からなる
カラムセレクト回路２−１．２−２が設けられている。
さらに、セ列目のメモリセル１−２の１対のビット線を
駆動するための複数のスイッチ素子からなるカラムセレ
クト回路２−２．２’−２が設けられている。これらの
スイッチ素子をカラムセレクト信号Ｓ ｃｓにより選択
して導通させることによって列アドレスが指定される。
駆動するための複数のスイッチ素子からなるカラムセレ
クト回路２−２．２’−２が設けられている。これらの
スイッチ素子をカラムセレクト信号Ｓ ｃｓにより選択
して導通させることによって列アドレスが指定される。
さらに、上記カラムセレクト回路に接続される信号増幅
部３．３′は、データ書き込み用のライトアンプ１３
、１３’ と、データ読み出し用のセンスアンプを２３
．２３’ とから構成される。ここで、本発明の構成要
素である第１短絡回路５および検知回路４を説明する前
に、デュアルポー）ＲＡＭ全体の構成を述べておくこと
とする。
部３．３′は、データ書き込み用のライトアンプ１３
、１３’ と、データ読み出し用のセンスアンプを２３
．２３’ とから構成される。ここで、本発明の構成要
素である第１短絡回路５および検知回路４を説明する前
に、デュアルポー）ＲＡＭ全体の構成を述べておくこと
とする。
第３図はデュアルボー）ＲＡＭ全体の構成を示すブロッ
ク図である。ただし、ここでは、本発明の構成要素は省
略して示す。さらに、上記デュアルポートＲＡＭの中の
Ａポート側の各回路ブロックを代表して説明することと
する。
ク図である。ただし、ここでは、本発明の構成要素は省
略して示す。さらに、上記デュアルポートＲＡＭの中の
Ａポート側の各回路ブロックを代表して説明することと
する。
第３図においては、メモリセルマトリクスｌ内の特定の
メモリセルの行アドレスおよび列アドレスを示すアドレ
ス信号Ａ０〜Ａ１を出力するアドレスバッファ８をＡポ
ート側に設けている。さらに、上記アドレス信号Ａ。−
Ａカを解読して上記メモリセルの行アドレスを指定する
ための行デコーダ９と、列アドレスを指定するための列
デコーダ２０とを設けている。さらに、アドレスの変化
を検知するアドレス変化検知回路（Ａｄｄｒｅｓｓ Ｔ
ｒａｎｓｉｔｉｏｎＤｅｔｅｃｔｏｒ、以下、ＡＴＤと
略記する）１９と、この 。
メモリセルの行アドレスおよび列アドレスを示すアドレ
ス信号Ａ０〜Ａ１を出力するアドレスバッファ８をＡポ
ート側に設けている。さらに、上記アドレス信号Ａ。−
Ａカを解読して上記メモリセルの行アドレスを指定する
ための行デコーダ９と、列アドレスを指定するための列
デコーダ２０とを設けている。さらに、アドレスの変化
を検知するアドレス変化検知回路（Ａｄｄｒｅｓｓ Ｔ
ｒａｎｓｉｔｉｏｎＤｅｔｅｃｔｏｒ、以下、ＡＴＤと
略記する）１９と、この 。
ＡＴＤ１９の検知結果をもとに、選択の対象となるビッ
ト線を予め充電するプリチャージ回路２９とを設けてい
る。さらに特定の選択されたメモリセルへのデータ書き
込みは、外部の制御回路から書き込みバッファ７を介し
て行デコーダ９および列デコーダ２０等にライトイネー
ブル信号ＷＥを供給するごとによって開始する。このラ
イトイネーブル信号ＷＥが行デコーダ９に入力されると
、この行デコーダ９からのローセレクト信号により特定
のワード線がアクセスされる。一方、ライトイネーブル
信号ＷＥが列デコーダ２０に入力されると、この列デコ
ーダ２０からのカラムセレクト信号Ｓ ｃｓによりカラ
ムセレクト回路２内のスイッチ素子が選択的に導通状態
になって特定のビット線が駆動される。
ト線を予め充電するプリチャージ回路２９とを設けてい
る。さらに特定の選択されたメモリセルへのデータ書き
込みは、外部の制御回路から書き込みバッファ７を介し
て行デコーダ９および列デコーダ２０等にライトイネー
ブル信号ＷＥを供給するごとによって開始する。このラ
イトイネーブル信号ＷＥが行デコーダ９に入力されると
、この行デコーダ９からのローセレクト信号により特定
のワード線がアクセスされる。一方、ライトイネーブル
信号ＷＥが列デコーダ２０に入力されると、この列デコ
ーダ２０からのカラムセレクト信号Ｓ ｃｓによりカラ
ムセレクト回路２内のスイッチ素子が選択的に導通状態
になって特定のビット線が駆動される。
上記デュアルポートＲＡＭにおけるデータの書き込み時
および読み出し時の信号波形をそれぞれ第４図および第
５図に示す。
および読み出し時の信号波形をそれぞれ第４図および第
５図に示す。
第４図において、ｔｗｃは予め規定されたデータ書き込
み時のアドレス信号のパルス幅を示しており（第４図の
（ａ））、アドレスの変化に応じて信号レベルが“Ｈ″
（Ｈｉｇｈ）または“Ｌ” （Ｌｏｗ）になる。次に、
ｔｌはライトイネーブル信号ＷＥの信号レベル“Ｌ”の
期間を示しており、この期間でデータの書き込みが可能
となる。さらに、ライトイネーブル信号ＷＥの信号レベ
ルは、アドレス信号が変化するときには“ＨＩＩである
必要があるため、上記ライトイネーブル信号ＷＥの立ち
上りのタイミングをｔｗｒにより規定しなければならな
い（第４図の（ｂ））。さらに、ｔｄ、、は、アドレス
確定後にデータを書き込むために最低限必要な書き込み
時間を示しており、かつ、ｔａｂは上記の書き込まれた
データの保持時間を示している（第４図の（Ｃ））。ま
た一方で、゛第５図において、ｔｒｃは予め規定された
データ読み出し時のアドレス信号のパルス幅を示してい
る（第５図の（ａ））、次に、ｔｍａはアドレスが確定
してからデータの読み出しが可能になるまでに最低限必
要な期間を示しており、かつ、ｔ６には読み出されたデ
ータの保持時間を示している（第５図の（ｂ））。つい
で、本発明の第１実施例（第２図）における第１短絡回
路５および検知回路４の具体的構成を詳細に説明するこ
ととする。
み時のアドレス信号のパルス幅を示しており（第４図の
（ａ））、アドレスの変化に応じて信号レベルが“Ｈ″
（Ｈｉｇｈ）または“Ｌ” （Ｌｏｗ）になる。次に、
ｔｌはライトイネーブル信号ＷＥの信号レベル“Ｌ”の
期間を示しており、この期間でデータの書き込みが可能
となる。さらに、ライトイネーブル信号ＷＥの信号レベ
ルは、アドレス信号が変化するときには“ＨＩＩである
必要があるため、上記ライトイネーブル信号ＷＥの立ち
上りのタイミングをｔｗｒにより規定しなければならな
い（第４図の（ｂ））。さらに、ｔｄ、、は、アドレス
確定後にデータを書き込むために最低限必要な書き込み
時間を示しており、かつ、ｔａｂは上記の書き込まれた
データの保持時間を示している（第４図の（Ｃ））。ま
た一方で、゛第５図において、ｔｒｃは予め規定された
データ読み出し時のアドレス信号のパルス幅を示してい
る（第５図の（ａ））、次に、ｔｍａはアドレスが確定
してからデータの読み出しが可能になるまでに最低限必
要な期間を示しており、かつ、ｔ６には読み出されたデ
ータの保持時間を示している（第５図の（ｂ））。つい
で、本発明の第１実施例（第２図）における第１短絡回
路５および検知回路４の具体的構成を詳細に説明するこ
ととする。
再び第２図において、本発明の第１短絡回路５（第１Ａ
図）は、各列のメモリセル１−１．１−２の左端におけ
る両ポート側のビット線ＢＬ。
図）は、各列のメモリセル１−１．１−２の左端におけ
る両ポート側のビット線ＢＬ。
ＢＬ’を短絡させるためのスイッチ素子と、各メモリセ
ルの右端における両ポート側のビット線ｍ、ｗ’を短絡
させるためのスイッチ素子とからなるスイッチ回路１５
−１ 、１５−２により構成される。さらに、本発明の
検知回路４（第１Ａ図）として、上記スイッチ回路１５
−１ 、１５−２の導通／非導通を制御するための検知
信号Ｓ４を生成するアービトレーション回路４０を設け
ている。
ルの右端における両ポート側のビット線ｍ、ｗ’を短絡
させるためのスイッチ素子とからなるスイッチ回路１５
−１ 、１５−２により構成される。さらに、本発明の
検知回路４（第１Ａ図）として、上記スイッチ回路１５
−１ 、１５−２の導通／非導通を制御するための検知
信号Ｓ４を生成するアービトレーション回路４０を設け
ている。
さらに詳しく説明すると、このアービトーション回路４
０は、第６図に示すように、複数の論理素子の組み合せ
からなるアドレス−数構出回路１４および禁止ゲート回
路２４により構成される。上記アドレス−数構出回路１
４では、Ａポートからのアドレス信号Ａ、〜Ａ、とＢポ
ートからのアドレス信号へ〇′〜Ａ＋ｍ” とを比較し
、両アドレス信号が示す行アドレスが一致したときに両
ポート側のワード線がアクセスされているとして“Ｈ″
の一致信号を出力する。さらに、上記禁止ゲート回路２
４では、一方のポートのライトイネーブル信号ＷＥがア
クティブ（“Ｌ”）のとき、すなわち一方のポートが書
き込み状態のときに“Ｈ”の検知信号Ｓ、を出力する。
０は、第６図に示すように、複数の論理素子の組み合せ
からなるアドレス−数構出回路１４および禁止ゲート回
路２４により構成される。上記アドレス−数構出回路１
４では、Ａポートからのアドレス信号Ａ、〜Ａ、とＢポ
ートからのアドレス信号へ〇′〜Ａ＋ｍ” とを比較し
、両アドレス信号が示す行アドレスが一致したときに両
ポート側のワード線がアクセスされているとして“Ｈ″
の一致信号を出力する。さらに、上記禁止ゲート回路２
４では、一方のポートのライトイネーブル信号ＷＥがア
クティブ（“Ｌ”）のとき、すなわち一方のポートが書
き込み状態のときに“Ｈ”の検知信号Ｓ、を出力する。
この“Ｈ”の検知信号Ｓ４により、列アドレスが選択し
ているカラムセレクト回路（例えば、１列目のカラムセ
レクト回路２−１）のスイッチ素子を導通状態にする。
ているカラムセレクト回路（例えば、１列目のカラムセ
レクト回路２−１）のスイッチ素子を導通状態にする。
この状態で、書き込み状態の一方のポート、例えばＡポ
ートが選択しているビット線ＢＬと、上記Ａポートが選
択しているメモリセルの転送ゲートを介して接続される
Ｂポートのビット線ＢＬ’ とをスイッチ回路１５−１
により短絡させる。同様に、別のビット線丁ＵｊＪＴ’
も互いに短絡させる。一方、Ｂポートが書き込み状態の
ときは、上記の関係が逆になる。
ートが選択しているビット線ＢＬと、上記Ａポートが選
択しているメモリセルの転送ゲートを介して接続される
Ｂポートのビット線ＢＬ’ とをスイッチ回路１５−１
により短絡させる。同様に、別のビット線丁ＵｊＪＴ’
も互いに短絡させる。一方、Ｂポートが書き込み状態の
ときは、上記の関係が逆になる。
上記第１実施例（第２図）によれば、両ポート側のビッ
ト線を短絡させることにより転送ゲートの合成抵抗が従
来（第８図）よりもはるかに小さくなるため、両ポート
側のワード線がアクセスされている場合でも書き込み時
間ｔｄｗ（第４図）が短くて済む。したがって、書き込
み時間ｔｄｗが大幅に短縮されてシステムの高速化を実
現することができる。
ト線を短絡させることにより転送ゲートの合成抵抗が従
来（第８図）よりもはるかに小さくなるため、両ポート
側のワード線がアクセスされている場合でも書き込み時
間ｔｄｗ（第４図）が短くて済む。したがって、書き込
み時間ｔｄｗが大幅に短縮されてシステムの高速化を実
現することができる。
第７図は本発明の第２原理に基づ〈実施例（以下、第２
実施例と略記する）を示す回路図である。
実施例と略記する）を示す回路図である。
この場合は、前記第１実施例（第２図）における第１短
絡回路５（第１Ａ図参照）の代わりに第２短絡回路６（
第１Ｂ図参照）を設けている。この第２短絡回路６以外
の回路構成は前記第１実施例と同様である。
絡回路５（第１Ａ図参照）の代わりに第２短絡回路６（
第１Ｂ図参照）を設けている。この第２短絡回路６以外
の回路構成は前記第１実施例と同様である。
さらに、第１７図において、上記第２短絡回路６は、各
列のメモリセル１−１．１−２のＡポートにおける１対
のビット線の間を短絡させるためのスイッチ素子と、こ
の短絡状態のときに上記ビット線間の電位を零にするた
めに共通のｔ源■４に接続されたスイッチ素子とからな
るイコライズ回路１６−１ 、１６−２により構成され
る。ここで、両ポートの行アドレスが一致し、かつ、一
方のポート、例えばＡポートのライトイネーブル信号Ｗ
Ｅがアクティブであることがアービトレーション回路４
０により検知された場合には、Ａポートが選択している
メモリセルの転送ゲートを介して接続されるＢポートの
１対のビット線Ｂ Ｌ ’ 、ＴＴ’同士を短絡させて
同電位にする。一方、Ｂポートのライトイネーブル信号
がアクティブの場合は、上記の関係が逆になる。
列のメモリセル１−１．１−２のＡポートにおける１対
のビット線の間を短絡させるためのスイッチ素子と、こ
の短絡状態のときに上記ビット線間の電位を零にするた
めに共通のｔ源■４に接続されたスイッチ素子とからな
るイコライズ回路１６−１ 、１６−２により構成され
る。ここで、両ポートの行アドレスが一致し、かつ、一
方のポート、例えばＡポートのライトイネーブル信号Ｗ
Ｅがアクティブであることがアービトレーション回路４
０により検知された場合には、Ａポートが選択している
メモリセルの転送ゲートを介して接続されるＢポートの
１対のビット線Ｂ Ｌ ’ 、ＴＴ’同士を短絡させて
同電位にする。一方、Ｂポートのライトイネーブル信号
がアクティブの場合は、上記の関係が逆になる。
上記第２実施例（第７図）によれば、一方のポートが書
き込み状態のときに他方のポートの１対のビット線同士
を同電位にしてこれらのビット線の対アース間容量が無
視できるようにしているので、前記第１実施例（第２図
）と同様に書き込み時間Ｌ４’ｗ（第４図）が短縮され
てシステムの高速化を実現することができる。
き込み状態のときに他方のポートの１対のビット線同士
を同電位にしてこれらのビット線の対アース間容量が無
視できるようにしているので、前記第１実施例（第２図
）と同様に書き込み時間Ｌ４’ｗ（第４図）が短縮され
てシステムの高速化を実現することができる。
以上説明したように本発明によれば、デュアルポー）Ｒ
ＡＭ等の半導体記憶装置において、特定のメモリセルに
対し一方のポートが書き込み状態でかつ両ポートから上
記メモリセルのワード線を同時にアクセスしている場合
に、一方のポートのビット線と他方のポートのビット線
とを短絡させたり他方のポートの１対のビット線同士を
短絡させたりして一方のポートの書き込み動作に影響を
与えないようにしているので、書き込み時間が短縮され
てシステムの高速化が実現される。
ＡＭ等の半導体記憶装置において、特定のメモリセルに
対し一方のポートが書き込み状態でかつ両ポートから上
記メモリセルのワード線を同時にアクセスしている場合
に、一方のポートのビット線と他方のポートのビット線
とを短絡させたり他方のポートの１対のビット線同士を
短絡させたりして一方のポートの書き込み動作に影響を
与えないようにしているので、書き込み時間が短縮され
てシステムの高速化が実現される。
第１Ａ図は本発明の第１原理構成を示すブロック図、
第１Ｅ図は本発明の第２原理構成を示すブロック図、
第２図は本発明の第１原理に基づ〈実施例を示す回路図
、 第３図はデュアルボー）ＲＡＭ全体の構成を示すブロッ
ク図、 − 第４図は書き込み時の信号波形を示すタイミングチャー
ト、 第５図は読み出し時の信号波形を示すタイミングチャー
ト、 − 第６図はアービトレーション回路の一例の詳細を示す図
、゛ 第７図は本発明の第２原理に基づ〈実施例を示す回路図
、 第８図は従来の半導体記憶装置の一例を示す図である。 図において、 ｌ・・・メモリセルマトリクス、 ２．２′・・・カラムセレクト回路、 ３．３′・・・信号増幅部、 ４・・・検知回路、 ５・・・第１短絡回路、６・
・・第２短絡回路、 ４０・・・アービトレーション回路。 本発明の第１の原理構成を示すブロック図ｊ１１Ａ図 本発明の第２の原理構成を示すブロック図第１Ｂ図 第３図
、 第３図はデュアルボー）ＲＡＭ全体の構成を示すブロッ
ク図、 − 第４図は書き込み時の信号波形を示すタイミングチャー
ト、 第５図は読み出し時の信号波形を示すタイミングチャー
ト、 − 第６図はアービトレーション回路の一例の詳細を示す図
、゛ 第７図は本発明の第２原理に基づ〈実施例を示す回路図
、 第８図は従来の半導体記憶装置の一例を示す図である。 図において、 ｌ・・・メモリセルマトリクス、 ２．２′・・・カラムセレクト回路、 ３．３′・・・信号増幅部、 ４・・・検知回路、 ５・・・第１短絡回路、６・
・・第２短絡回路、 ４０・・・アービトレーション回路。 本発明の第１の原理構成を示すブロック図ｊ１１Ａ図 本発明の第２の原理構成を示すブロック図第１Ｂ図 第３図
Claims (1)
- 【特許請求の範囲】 １、メモリセルマトリクス（１）内の特定のメモリセル
を選択するためのデュアルポートを有し、該デュアルポ
ートの各ポートにおけるワード線およびビット線をポー
ト毎に独立に駆動して前記メモリセルへのデータの書き
込みおよび読み出しを行う半導体記憶装置において、 前記メモリセルに対し一方のポートが書き込み状態のと
きに両ポート側のワード線が駆動されていることを検知
して所定の検知信号（Ｓ＿ｄ）を出力する検知回路（４
）と、 該検知信号（Ｓ＿ｄ）に基づき、前記メモリセルにおけ
る一方のポート側のビット線と他方のポート側のビット
線とを短絡させるための第１短絡回路（５）とを備える
ことを特徴とする半導体記憶装置。 ２、メモリセルマトリクス（１）内の特定のメモリセル
を選択するためのデュアルポートを有し、該デュアルポ
ートの各ポートにおけるワード線および１対のビット線
をポート毎に独立に駆動して前記メモリセルへのデータ
の書き込みおよび読み出しを行う半導体記憶装置におい
て、 前記メモリセルに対し一方のポートが書き込み状態のと
きに両ポート側のリード線が駆動されていることを検知
して所定の検知信号（Ｓ＿ｄ）を出力する検知回路（４
）と、 該検知信号（Ｓ＿ｄ）に基づき、前記メモリセルにおけ
る他方のポート側の１対のビット線同士を短絡させるた
めの第２短絡回路（６）とを備えることを特徴とする半
導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2312784A JPH04184788A (ja) | 1990-11-20 | 1990-11-20 | 半導体記憶装置 |
| US07/793,968 US5253207A (en) | 1990-11-20 | 1991-11-18 | Semiconductor memory device having dual ports |
| EP19910310607 EP0487281A3 (en) | 1990-11-20 | 1991-11-18 | Semiconductor memory device having dual ports |
| KR1019910020603A KR920010626A (ko) | 1990-11-20 | 1991-11-19 | 듀얼 포트를 갖는 반도체 메모리 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2312784A JPH04184788A (ja) | 1990-11-20 | 1990-11-20 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04184788A true JPH04184788A (ja) | 1992-07-01 |
Family
ID=18033363
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2312784A Pending JPH04184788A (ja) | 1990-11-20 | 1990-11-20 | 半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5253207A (ja) |
| EP (1) | EP0487281A3 (ja) |
| JP (1) | JPH04184788A (ja) |
| KR (1) | KR920010626A (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2667941B2 (ja) * | 1992-09-17 | 1997-10-27 | 三菱電機株式会社 | メモリセル回路 |
| US5783731A (en) * | 1995-09-11 | 1998-07-21 | Hoechst Celanese Corporation | Removal of carbonyl impurities from a carbonylation process stream |
| JP3579205B2 (ja) | 1996-08-06 | 2004-10-20 | 株式会社ルネサステクノロジ | 半導体記憶装置、半導体装置、データ処理装置及びコンピュータシステム |
| US6473357B1 (en) * | 2000-09-29 | 2002-10-29 | Cypress Semiconductor Corporation | Bitline/dataline short scheme to improve fall-through timing in a multi-port memory |
| US6992939B2 (en) * | 2004-01-26 | 2006-01-31 | Micron Technology, Inc. | Method and apparatus for identifying short circuits in an integrated circuit device |
| JP2009004042A (ja) * | 2007-06-22 | 2009-01-08 | Nec Electronics Corp | 半導体メモリ装置 |
| JP5801244B2 (ja) * | 2012-04-06 | 2015-10-28 | 株式会社東芝 | メモリシステム |
| US9653152B1 (en) * | 2016-11-15 | 2017-05-16 | Qualcomm Incorporated | Low voltage high sigma multi-port memory control |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4586168A (en) * | 1983-12-12 | 1986-04-29 | Motorola, Inc. | Dual port memory sense amplifier isolation |
| US4599708A (en) * | 1983-12-30 | 1986-07-08 | International Business Machines Corporation | Method and structure for machine data storage with simultaneous write and read |
| US4660177A (en) * | 1985-01-14 | 1987-04-21 | American Telephone And Telegraph Company | Dual port complementary memory |
| US4802122A (en) * | 1987-04-28 | 1989-01-31 | Advanced Micro Devices, Inc. | Fast flush for a first-in first-out memory |
| US5007022A (en) * | 1987-12-21 | 1991-04-09 | Texas Instruments Incorporated | Two-port two-transistor DRAM |
| JPH01290189A (ja) * | 1988-05-17 | 1989-11-22 | Fujitsu Ltd | デュアルポートｒａｍの制御回路 |
| US4933909A (en) * | 1988-12-19 | 1990-06-12 | Bull Hn Information Systems Inc. | Dual read/write register file memory |
| US4918664A (en) * | 1989-01-18 | 1990-04-17 | Cypress Semiconductor | Apparatus and method for preserving data integrity in multiple-port RAMS |
| US5001671A (en) * | 1989-06-27 | 1991-03-19 | Vitelic Corporation | Controller for dual ported memory |
-
1990
- 1990-11-20 JP JP2312784A patent/JPH04184788A/ja active Pending
-
1991
- 1991-11-18 US US07/793,968 patent/US5253207A/en not_active Expired - Lifetime
- 1991-11-18 EP EP19910310607 patent/EP0487281A3/en not_active Withdrawn
- 1991-11-19 KR KR1019910020603A patent/KR920010626A/ko not_active Ceased
Also Published As
| Publication number | Publication date |
|---|---|
| KR920010626A (ko) | 1992-06-26 |
| EP0487281A3 (en) | 1992-11-04 |
| EP0487281A2 (en) | 1992-05-27 |
| US5253207A (en) | 1993-10-12 |
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