JPH0676590A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPH0676590A JPH0676590A JP22752392A JP22752392A JPH0676590A JP H0676590 A JPH0676590 A JP H0676590A JP 22752392 A JP22752392 A JP 22752392A JP 22752392 A JP22752392 A JP 22752392A JP H0676590 A JPH0676590 A JP H0676590A
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Abstract
(57)【要約】 （修正有）
【目的】 ＮＡＮＤ型メモリセル群を有する装置で、ノ
イズによる電源電位Ｖｃｃ・接地電位Ｖｓｓのゆれ防
止。 【構成】 ＮＡＮＤ型セル群Ｃ１〜Ｃｍからのデータが
ビットラインバイアス回路ＢＢに加えられる。回路ＢＢ
は入力データに応じた信号ＶＳＡを差動アンプＳＡの一
方の入力端に加える。第１ダミーセル群ＤＣ１ａ〜ＤＣ
ｎａからの信号と第２ダミーセル群ＤＣ１〜ＤＣｎから
の信号が共にダミービットラインバイアス回路ＤＢＢに
入力される。回路ＤＢＢは２入力信号に応じた基準電位
ＶＲＥＦをアンプＳＡの他方の入力端に加える。回路Ｓ
Ａは２入力に基き出力Ｄｏｕｔを出力。セル群の各セル
のゲートと第１ダミーセル群のゲートとが各選択線に共
通に接続され、メモリ群とダミー群とが同一アレイ中に
構成されていることから、ノイズによる電源電位と接地
電位のゆれは２つのセル群に共通に表われ、結果的に相
殺される。
イズによる電源電位Ｖｃｃ・接地電位Ｖｓｓのゆれ防
止。 【構成】 ＮＡＮＤ型セル群Ｃ１〜Ｃｍからのデータが
ビットラインバイアス回路ＢＢに加えられる。回路ＢＢ
は入力データに応じた信号ＶＳＡを差動アンプＳＡの一
方の入力端に加える。第１ダミーセル群ＤＣ１ａ〜ＤＣ
ｎａからの信号と第２ダミーセル群ＤＣ１〜ＤＣｎから
の信号が共にダミービットラインバイアス回路ＤＢＢに
入力される。回路ＤＢＢは２入力信号に応じた基準電位
ＶＲＥＦをアンプＳＡの他方の入力端に加える。回路Ｓ
Ａは２入力に基き出力Ｄｏｕｔを出力。セル群の各セル
のゲートと第１ダミーセル群のゲートとが各選択線に共
通に接続され、メモリ群とダミー群とが同一アレイ中に
構成されていることから、ノイズによる電源電位と接地
電位のゆれは２つのセル群に共通に表われ、結果的に相
殺される。
Description
【０００１】
【産業上の利用分野】本発明は半導体メモリ装置に関
し、特に、ＮＡＮＤ型読み出し専用メモリ（ＲＯＭ）に
用いて好適な半導体メモリ装置に関する。
し、特に、ＮＡＮＤ型読み出し専用メモリ（ＲＯＭ）に
用いて好適な半導体メモリ装置に関する。
【０００２】
【従来の技術】従来、ＮＯＲ型のＲＯＭでは、ダミービ
ットライン及びダミーセルをセルアレー内に設けて、電
源電位ＶccやＶss接地電位のノイズによってビットライ
ンにゆれが生じるのをキャンセルする方式が用いられて
いた。図３は、かかるノイズ対策を施した従来の半導体
メモリ装置の概略構成図である。図３に示すように、メ
モリセルＣ１〜Ｃ３のゲートはワードラインＷＬ１〜Ｗ
Ｌ３に接続され、読み出し用のドレインがビットライン
ＢＬに接続されている。そして、ビットラインＢＬは、
カラムセレクタＣＳ１〜ＣＳ２を通じて、ビットライン
バイアス回路ＢＢに接続されている。一方、ワードライ
ンＷＬ１〜ＷＬ３は、メモリセルＣ１〜Ｃｎと対称に配
されたダミーセルＤＣ１〜ＤＣ３のゲートにも接続され
ている。ダミーセルＤＣ１〜ＤＣ３のドレインは、ダミ
ービットラインＤＢＬに接続されている。ダミービット
ラインＤＢＬは、トランスファーゲートＤＳ１、ＤＳ２
を介して、ダミービットラインバイアス回路ＤＢＢに接
続されている。ビットラインバイアス回路ＢＢは、入力
電圧ＶSAを発生して、差動アンプリファイアＳＡに入力
する。一方、ダミービットラインバイアス回路ＤＢＢ
は、基準電圧ＶREF を発生して、差動アンプリファイア
ＳＡに入力する。差動アンプリファイアＳＡは基準電圧
ＶREF と入力電圧ＶSAを比較センスして、出力Ｄout を
出力する。
ットライン及びダミーセルをセルアレー内に設けて、電
源電位ＶccやＶss接地電位のノイズによってビットライ
ンにゆれが生じるのをキャンセルする方式が用いられて
いた。図３は、かかるノイズ対策を施した従来の半導体
メモリ装置の概略構成図である。図３に示すように、メ
モリセルＣ１〜Ｃ３のゲートはワードラインＷＬ１〜Ｗ
Ｌ３に接続され、読み出し用のドレインがビットライン
ＢＬに接続されている。そして、ビットラインＢＬは、
カラムセレクタＣＳ１〜ＣＳ２を通じて、ビットライン
バイアス回路ＢＢに接続されている。一方、ワードライ
ンＷＬ１〜ＷＬ３は、メモリセルＣ１〜Ｃｎと対称に配
されたダミーセルＤＣ１〜ＤＣ３のゲートにも接続され
ている。ダミーセルＤＣ１〜ＤＣ３のドレインは、ダミ
ービットラインＤＢＬに接続されている。ダミービット
ラインＤＢＬは、トランスファーゲートＤＳ１、ＤＳ２
を介して、ダミービットラインバイアス回路ＤＢＢに接
続されている。ビットラインバイアス回路ＢＢは、入力
電圧ＶSAを発生して、差動アンプリファイアＳＡに入力
する。一方、ダミービットラインバイアス回路ＤＢＢ
は、基準電圧ＶREF を発生して、差動アンプリファイア
ＳＡに入力する。差動アンプリファイアＳＡは基準電圧
ＶREF と入力電圧ＶSAを比較センスして、出力Ｄout を
出力する。
【０００３】なお、ビットラインバイアス回路ＢＢは、
カラムセレクタＣＳ１〜ＣＳｎを通じて、ビットライン
ＢＬに接続されている。ダミービットラインバイアス回
路ＤＢＢは、トランスファーゲートＤＳ１、ＤＳ２を通
じて、ダミービットラインＤＢＬに接続されている。い
ずれのバイアス回路ＢＢ、ＤＢＢも、図６の回路構成図
に例示する構成を有し、差動アンプリファイアＳＡに、
入力電圧ＶSAならびに基準電圧ＶREF をそれぞれ供給す
る。一方、差動アンプリファイアＳＡは、図７に例示す
る構成を有し、入力電圧ＶSAと基準電圧ＶREF をセンス
演算して、出力Ｄout を出力する。
カラムセレクタＣＳ１〜ＣＳｎを通じて、ビットライン
ＢＬに接続されている。ダミービットラインバイアス回
路ＤＢＢは、トランスファーゲートＤＳ１、ＤＳ２を通
じて、ダミービットラインＤＢＬに接続されている。い
ずれのバイアス回路ＢＢ、ＤＢＢも、図６の回路構成図
に例示する構成を有し、差動アンプリファイアＳＡに、
入力電圧ＶSAならびに基準電圧ＶREF をそれぞれ供給す
る。一方、差動アンプリファイアＳＡは、図７に例示す
る構成を有し、入力電圧ＶSAと基準電圧ＶREF をセンス
演算して、出力Ｄout を出力する。
【０００４】以上のような構成において、例えば、ワー
ドラインＷＬ１によってメモリセルＣ１が選択されたと
する。メモリセルＣ１の状態はビットラインＢＬに出力
される。同時に、ワードラインＷＬ１に接続されるダミ
ーセルＤＣ１も選択され、ダミービットラインＤＢＬに
基準レベルが表われる。ビットラインＢＬは、カラムセ
レクタＣＳ１〜ＣＳｎを通じて、ビットラインバイアス
回路ＢＢに接続される。同様にダミービットラインＤＢ
Ｌは、トランスファーゲートＤＳ１、ＤＳ２を通じて、
ダミービットラインバイアス回路ＤＢＢに接続される。
ビットラインバイアス回路ＢＢとダミービットラインバ
イアス回路ＤＢＢのそれぞれの負荷トランジスタの大き
さは、基準電圧ＶREF が、差動アンプリファイアＳＡ入
力ＶSAがハイレベルＨのときとロウレベルＬのときのほ
ぼ中間のレベルとなるように設定されている。そして、
メモリセルＣ１のトランジスタの閾値が通常のレベル
（＝１Ｖ）か高い（＝７Ｖ）かを差動アンプリファイア
ＳＡにより増幅し、セルＣ１の記憶データが“１”か
“０”かをセンスしている。一般には、ダミーセルＤＣ
１のトランジスタの閾値は通常のレベル範囲にある。し
かし、ＶccやＶssのノイズによって、ビットラインＢＬ
電位が揺れたとする。この場合、ダミービットラインＤ
ＢＬの電位も同様に揺れる。このため、差動アンプリフ
ァイアＳＡへの２つの入力、即ち、入力電圧ＶSAと基準
電圧ＶREF も同様に揺れる。これにより、各ノイズはお
互いに相殺し合って、出力Ｄout にはノイズの影響は表
われない。
ドラインＷＬ１によってメモリセルＣ１が選択されたと
する。メモリセルＣ１の状態はビットラインＢＬに出力
される。同時に、ワードラインＷＬ１に接続されるダミ
ーセルＤＣ１も選択され、ダミービットラインＤＢＬに
基準レベルが表われる。ビットラインＢＬは、カラムセ
レクタＣＳ１〜ＣＳｎを通じて、ビットラインバイアス
回路ＢＢに接続される。同様にダミービットラインＤＢ
Ｌは、トランスファーゲートＤＳ１、ＤＳ２を通じて、
ダミービットラインバイアス回路ＤＢＢに接続される。
ビットラインバイアス回路ＢＢとダミービットラインバ
イアス回路ＤＢＢのそれぞれの負荷トランジスタの大き
さは、基準電圧ＶREF が、差動アンプリファイアＳＡ入
力ＶSAがハイレベルＨのときとロウレベルＬのときのほ
ぼ中間のレベルとなるように設定されている。そして、
メモリセルＣ１のトランジスタの閾値が通常のレベル
（＝１Ｖ）か高い（＝７Ｖ）かを差動アンプリファイア
ＳＡにより増幅し、セルＣ１の記憶データが“１”か
“０”かをセンスしている。一般には、ダミーセルＤＣ
１のトランジスタの閾値は通常のレベル範囲にある。し
かし、ＶccやＶssのノイズによって、ビットラインＢＬ
電位が揺れたとする。この場合、ダミービットラインＤ
ＢＬの電位も同様に揺れる。このため、差動アンプリフ
ァイアＳＡへの２つの入力、即ち、入力電圧ＶSAと基準
電圧ＶREF も同様に揺れる。これにより、各ノイズはお
互いに相殺し合って、出力Ｄout にはノイズの影響は表
われない。
【０００５】これに対して、ＮＡＮＤ型ＲＯＭは、ダミ
ーセルの構成がＮＯＲ型ＲＯＭとは異なっている。即
ち、ＮＡＮＤ型ＲＯＭでは、メモリセルをエンハンスメ
ント型トランジスタとデプレッション型トランジスタを
直列に接続して構成している。このため、メモリセル
（トランジスタ）がオンの場合には、特に選択されたト
ランジスタがデプレッション型トランジスタのときに
は、直列に接続されたデプレッション型トランジスタの
個数によりセル電位が異なることになる。差動アンプリ
ファイアＳＡを用いる方式では、セル電流が最小となる
ときでもセンスできる必要がある。ダミーセルも、同様
に、セル電流最小としなければならない。
ーセルの構成がＮＯＲ型ＲＯＭとは異なっている。即
ち、ＮＡＮＤ型ＲＯＭでは、メモリセルをエンハンスメ
ント型トランジスタとデプレッション型トランジスタを
直列に接続して構成している。このため、メモリセル
（トランジスタ）がオンの場合には、特に選択されたト
ランジスタがデプレッション型トランジスタのときに
は、直列に接続されたデプレッション型トランジスタの
個数によりセル電位が異なることになる。差動アンプリ
ファイアＳＡを用いる方式では、セル電流が最小となる
ときでもセンスできる必要がある。ダミーセルも、同様
に、セル電流最小としなければならない。
【０００６】図４はかかる従来の半導体メモリ装置の他
の例を示す概略構成図である。メモリセルＣ１〜Ｃｎと
の関係で設けられるダミーセルＤＣ１〜ＤＣｎは、ゲー
トしきい値が０Ｖのデプレッション型トランジスタと、
ゲートしきい値がＶccのトランジスタとの直列構成で成
る。そして、メモリセルＣ１〜Ｃｎには、ナンドセレク
トラインＮＳＬにゲートが接続されたナンドセレクトゲ
ートＮＣが直列に接続されており、ナンドセレクトゲー
トＮＣを介してビットラインＢＬに接続されている。
の例を示す概略構成図である。メモリセルＣ１〜Ｃｎと
の関係で設けられるダミーセルＤＣ１〜ＤＣｎは、ゲー
トしきい値が０Ｖのデプレッション型トランジスタと、
ゲートしきい値がＶccのトランジスタとの直列構成で成
る。そして、メモリセルＣ１〜Ｃｎには、ナンドセレク
トラインＮＳＬにゲートが接続されたナンドセレクトゲ
ートＮＣが直列に接続されており、ナンドセレクトゲー
トＮＣを介してビットラインＢＬに接続されている。
【０００７】かかる構成にあっては、ワードラインＷＬ
１〜ＷＬｎによって選択されたメモリセルＣ１〜Ｃｎの
状態は、ナンドセレクトラインＮＳＬによって選択され
るナンドセレクトゲートＮＣを通じて、ビットラインＢ
Ｌに出力され、さらにカラムセレクタＣＳ１〜ＣＳｎを
介してビットラインバイアス回路ＢＢに入力される。一
方、ダミーセルＤＣ１〜ＤＣｎに接続されるダミービッ
トラインＤＢＬは、トランスファーゲートＤＳ１、ＤＳ
２を介して、ダミービットラインバイアス回路ＤＢＢに
接続されている。そして、ビットラインバイアス回路Ｂ
Ｂからの入力電圧ＶSAと、ダミービットラインバイアス
回路ＤＢＢからの基準電圧ＶREF とが、差動アンプリフ
ァイアＳＡでセンスされ、出力Ｄout として出力され
る。
１〜ＷＬｎによって選択されたメモリセルＣ１〜Ｃｎの
状態は、ナンドセレクトラインＮＳＬによって選択され
るナンドセレクトゲートＮＣを通じて、ビットラインＢ
Ｌに出力され、さらにカラムセレクタＣＳ１〜ＣＳｎを
介してビットラインバイアス回路ＢＢに入力される。一
方、ダミーセルＤＣ１〜ＤＣｎに接続されるダミービッ
トラインＤＢＬは、トランスファーゲートＤＳ１、ＤＳ
２を介して、ダミービットラインバイアス回路ＤＢＢに
接続されている。そして、ビットラインバイアス回路Ｂ
Ｂからの入力電圧ＶSAと、ダミービットラインバイアス
回路ＤＢＢからの基準電圧ＶREF とが、差動アンプリフ
ァイアＳＡでセンスされ、出力Ｄout として出力され
る。
【０００８】
【発明が解決しようとする課題】以上のような構成で
も、セル電流が最小となる組み合わせが必要である。こ
れはデプレッション型トランジスタが１つであって、な
おそのゲート電位が０Ｖになる場合である。
も、セル電流が最小となる組み合わせが必要である。こ
れはデプレッション型トランジスタが１つであって、な
おそのゲート電位が０Ｖになる場合である。
【０００９】いま、もし、ダミーセルＤＣ１〜ＤＣｎを
セルアレー内に構成したとする。例えば、メモリセルＣ
２が選択された場合でも、メモリセルＣ３やＣ４が選択
された場合でも、それに対応するダミーセルＤＣ１〜Ｄ
Ｃｎは、常に、ゲートが０Ｖのデプレッション型トラン
ジスタが１つとゲートがＶccのエンハンスメント型トラ
ンジスタの直列接続とならなければ成らない。しかしな
がら、これは、実際の問題として、不可能である。
セルアレー内に構成したとする。例えば、メモリセルＣ
２が選択された場合でも、メモリセルＣ３やＣ４が選択
された場合でも、それに対応するダミーセルＤＣ１〜Ｄ
Ｃｎは、常に、ゲートが０Ｖのデプレッション型トラン
ジスタが１つとゲートがＶccのエンハンスメント型トラ
ンジスタの直列接続とならなければ成らない。しかしな
がら、これは、実際の問題として、不可能である。
【００１０】従って、ＮＡＮＤ型ＲＯＭでは、図３のよ
うなセルアレー内にダミーセルを設けた構成をとること
ができない。このため、ＶccやＶssのノイズによるビッ
トラインＢＬの揺れの影響を十分にキャンセルすること
ができない。そして、図５の出力波形図に示すように、
差動アンプリファイアＳＡ入力にはＶccやＶssのノイズ
によるビットラインＢＬの揺れの影響が出るが、基準電
圧ＶREF にはこの影響はほとんどない。このため、最悪
の場合、出力Ｄout の状態が反転してしまう。
うなセルアレー内にダミーセルを設けた構成をとること
ができない。このため、ＶccやＶssのノイズによるビッ
トラインＢＬの揺れの影響を十分にキャンセルすること
ができない。そして、図５の出力波形図に示すように、
差動アンプリファイアＳＡ入力にはＶccやＶssのノイズ
によるビットラインＢＬの揺れの影響が出るが、基準電
圧ＶREF にはこの影響はほとんどない。このため、最悪
の場合、出力Ｄout の状態が反転してしまう。
【００１１】本発明は、上記に鑑みてなされたもので、
その目的は、ＮＡＮＤ型ＲＯＭにおいてＶccやＶssレベ
ルがノイズに基づいて変動し、ビットラインの電位に揺
れが生じた場合でも、これを効果的にキャンセルして安
定したメモリの読み出しを可能とすることにある。
その目的は、ＮＡＮＤ型ＲＯＭにおいてＶccやＶssレベ
ルがノイズに基づいて変動し、ビットラインの電位に揺
れが生じた場合でも、これを効果的にキャンセルして安
定したメモリの読み出しを可能とすることにある。
【００１２】
【課題を解決するための手段】本発明の装置は、各選択
ラインに各メモリセルのゲートが接続されたＮＡＮＤ型
メモリセル群と、前記メモリセル群を同一のアレー内に
構成、配置され、前記各選択ラインに各ゲートが、前記
各メモリセルのゲートと共通に接続されたエンハンスメ
ント型トランジスタの複数を有するＮＡＮＤ型の第１ダ
ミーセル群と、前記各メモリセル群のアレー外に配置さ
れた第２ダミーセル群と、前記メモリセル群のビットラ
インに接続されたビットラインバイアス回路と、前記第
１ダミーセル群と前記第２ダミーセル群に接続されたダ
ミービットラインに接続されたダミービットラインバイ
アス回路と、前記ビットラインバイアス回路の出力と前
記ダミービットラインバイアス回路段からの基準電圧と
を比較して、比較結果を出力する演算回路と、を備える
ものとして構成される。
ラインに各メモリセルのゲートが接続されたＮＡＮＤ型
メモリセル群と、前記メモリセル群を同一のアレー内に
構成、配置され、前記各選択ラインに各ゲートが、前記
各メモリセルのゲートと共通に接続されたエンハンスメ
ント型トランジスタの複数を有するＮＡＮＤ型の第１ダ
ミーセル群と、前記各メモリセル群のアレー外に配置さ
れた第２ダミーセル群と、前記メモリセル群のビットラ
インに接続されたビットラインバイアス回路と、前記第
１ダミーセル群と前記第２ダミーセル群に接続されたダ
ミービットラインに接続されたダミービットラインバイ
アス回路と、前記ビットラインバイアス回路の出力と前
記ダミービットラインバイアス回路段からの基準電圧と
を比較して、比較結果を出力する演算回路と、を備える
ものとして構成される。
【００１３】
【作用】ＮＡＮＤ型メモリセル群からのデータがビット
ラインバイアス回路に加えられる。そのバイアス回路は
入力データに応じた信号を演算回路の一方の入力端に加
える。ＮＡＮＤ型の第１ダミーセル群からの信号と、第
２ダミーセル群からの信号が、共に、ダミービットライ
ンバイアス回路に入力される。そのダミービットライン
バイアス回路は、２つの入力信号に応じた基準電圧を、
演算回路の他方の入力端に加える。その演算回路は、２
つの入力に基づいた出力出力する。
ラインバイアス回路に加えられる。そのバイアス回路は
入力データに応じた信号を演算回路の一方の入力端に加
える。ＮＡＮＤ型の第１ダミーセル群からの信号と、第
２ダミーセル群からの信号が、共に、ダミービットライ
ンバイアス回路に入力される。そのダミービットライン
バイアス回路は、２つの入力信号に応じた基準電圧を、
演算回路の他方の入力端に加える。その演算回路は、２
つの入力に基づいた出力出力する。
【００１４】而して、ＮＡＮＤ型メモリセル群の各メモ
リセルのゲートとＮＡＮＤ型第１ダミーセル群の各ダミ
ーセルのゲートとが各選択線に共通に接続され、且つメ
モリセル群とダミーメモリセル群とが同一アレイ中に構
成されていることから、ノイズによる電源電位及び接地
電位のゆれは２つのセル群に共通に表われ、結果的に相
殺される。
リセルのゲートとＮＡＮＤ型第１ダミーセル群の各ダミ
ーセルのゲートとが各選択線に共通に接続され、且つメ
モリセル群とダミーメモリセル群とが同一アレイ中に構
成されていることから、ノイズによる電源電位及び接地
電位のゆれは２つのセル群に共通に表われ、結果的に相
殺される。
【００１５】
【実施例】以下、図面を参照しながら本発明の実施例を
説明する。
説明する。
【００１６】図１は本発明の一実施例に係る半導体メモ
リ装置の概略構成図である。図１に示すように、ダミー
セルＤＣ１〜ＤＣｎの直列回路が、トランスファーゲー
トＤＳ１、ＤＳ２を通じて、ダミービットラインバイア
ス回路ＤＢＢに接続されている。さらに、セルアレー内
に、エンハンスメント型トランジスタから成るＮＡＮＤ
型セルで構成されるダミーセルＤＣ１ａ〜ＤＣｎａが設
けられている。これらのセルＤＣ１ａ〜ＤＣｎａが、ナ
ンドセレクトラインＮＳＬにゲート接続されたナンドセ
レクトゲートＤＮＣを介して、ダミービットラインＤＢ
Ｌに接続されている。ダミービットラインＤＢＬは、ト
ランスファーゲートＤＳ１ａ、ＤＳ２ａを通じて、ダミ
ービットラインバイアス回路ＤＢＢに接続されている。
そして、ダミーセルＤＣ１ａ〜ＤＣｎａはメモリセルＣ
１〜Ｃｎに対しており、共通のワードラインＷＬ１〜Ｗ
Ｌｎに接続されている。
リ装置の概略構成図である。図１に示すように、ダミー
セルＤＣ１〜ＤＣｎの直列回路が、トランスファーゲー
トＤＳ１、ＤＳ２を通じて、ダミービットラインバイア
ス回路ＤＢＢに接続されている。さらに、セルアレー内
に、エンハンスメント型トランジスタから成るＮＡＮＤ
型セルで構成されるダミーセルＤＣ１ａ〜ＤＣｎａが設
けられている。これらのセルＤＣ１ａ〜ＤＣｎａが、ナ
ンドセレクトラインＮＳＬにゲート接続されたナンドセ
レクトゲートＤＮＣを介して、ダミービットラインＤＢ
Ｌに接続されている。ダミービットラインＤＢＬは、ト
ランスファーゲートＤＳ１ａ、ＤＳ２ａを通じて、ダミ
ービットラインバイアス回路ＤＢＢに接続されている。
そして、ダミーセルＤＣ１ａ〜ＤＣｎａはメモリセルＣ
１〜Ｃｎに対しており、共通のワードラインＷＬ１〜Ｗ
Ｌｎに接続されている。
【００１７】以上のような構成においては、ワードライ
ンＷＬ１〜ＷＬｎによって選択されたメモリセルＣ１〜
Ｃｎの状態は、ナンドセレクトゲートＮＣを通じて、ビ
ットラインＢＬに伝えられる。さらに、セルの状態は、
カラムセレクタＣＳ１〜ＣＳｎを通じてビットラインバ
イアス回路ＢＢに与えられる。一方、ダミーセルＤＣ１
〜ＤＣｎの状態は、ダミーセルＤＣ１〜ＤＣｎを通じて
ダミービットラインバイアス回路ＤＢＢに接続される。
同時に、ダミービットラインＤＢＬの状態も、ダミーセ
ルＤＣ１ａ〜ＤＣｎａを通じてダミービットラインバイ
アス回路ＤＢＢに与えられる。ダミーセルＤＣ１ａ〜Ｄ
Ｃｎａは、メモリセルＣ１〜Ｃｎと共通のワードライン
ＷＬ１〜ＷＬｎに接続されている。このため、ワードラ
インＷＬ１〜ＷＬｎで選択されたダミーセルＤＣ１ａ〜
ＤＣｎａの状態は、ナンドセレクトゲートＤＮＣを通じ
て、ダミービットラインＤＢＬに与えられる。
ンＷＬ１〜ＷＬｎによって選択されたメモリセルＣ１〜
Ｃｎの状態は、ナンドセレクトゲートＮＣを通じて、ビ
ットラインＢＬに伝えられる。さらに、セルの状態は、
カラムセレクタＣＳ１〜ＣＳｎを通じてビットラインバ
イアス回路ＢＢに与えられる。一方、ダミーセルＤＣ１
〜ＤＣｎの状態は、ダミーセルＤＣ１〜ＤＣｎを通じて
ダミービットラインバイアス回路ＤＢＢに接続される。
同時に、ダミービットラインＤＢＬの状態も、ダミーセ
ルＤＣ１ａ〜ＤＣｎａを通じてダミービットラインバイ
アス回路ＤＢＢに与えられる。ダミーセルＤＣ１ａ〜Ｄ
Ｃｎａは、メモリセルＣ１〜Ｃｎと共通のワードライン
ＷＬ１〜ＷＬｎに接続されている。このため、ワードラ
インＷＬ１〜ＷＬｎで選択されたダミーセルＤＣ１ａ〜
ＤＣｎａの状態は、ナンドセレクトゲートＤＮＣを通じ
て、ダミービットラインＤＢＬに与えられる。
【００１８】今、ＶccやＶssにノイズが発生してビット
ラインＢＬが揺れたとする。選択されたダミーセルＤＣ
１ａ〜ＤＣｎａはセルアレー内に設けらてれいる。この
ため、それらのセルの状態もＶccやＶssの揺れに応じて
揺れることになる。そしてダミーセルＤＣ１〜ＤＣｎの
状態の揺れは、ナンドセレクトゲートＤＮＣを通じて、
ダミービットラインＤＢＬに伝達される。これにより、
ダミービットラインＤＢＬも同様に揺れる。これによ
り、ダミービットラインバイアス回路ＤＢＢから差動ア
ンプリファイアＳＡに与えられる基準電圧ＶREF も揺れ
ることになる。このため、図２の波形図に示すように、
たとえＶccやＶssの揺れのためにビットラインＢＬから
ビットラインバイアス回路ＢＢを通じて得られる入力電
圧ＶSAが揺れても、ダミービットラインバイアス回路Ｄ
ＢＢから出力される基準電圧ＶREFも同様に揺れる。こ
のため、差動アンプリファイアＳＡからの出力Ｄout か
らはノイズがキャンセルされる。
ラインＢＬが揺れたとする。選択されたダミーセルＤＣ
１ａ〜ＤＣｎａはセルアレー内に設けらてれいる。この
ため、それらのセルの状態もＶccやＶssの揺れに応じて
揺れることになる。そしてダミーセルＤＣ１〜ＤＣｎの
状態の揺れは、ナンドセレクトゲートＤＮＣを通じて、
ダミービットラインＤＢＬに伝達される。これにより、
ダミービットラインＤＢＬも同様に揺れる。これによ
り、ダミービットラインバイアス回路ＤＢＢから差動ア
ンプリファイアＳＡに与えられる基準電圧ＶREF も揺れ
ることになる。このため、図２の波形図に示すように、
たとえＶccやＶssの揺れのためにビットラインＢＬから
ビットラインバイアス回路ＢＢを通じて得られる入力電
圧ＶSAが揺れても、ダミービットラインバイアス回路Ｄ
ＢＢから出力される基準電圧ＶREFも同様に揺れる。こ
のため、差動アンプリファイアＳＡからの出力Ｄout か
らはノイズがキャンセルされる。
【００１９】以上のように、ＮＡＮＤ型ＲＯＭのよう
に、ダミーセルをメモリセルアレー内に設けることがで
きないような場合であっても、セルアレー内にエンハン
スメント型トランジスタから成るＮＡＮＤ型セルを接続
したダミーセルを設けることにより、ＶccやＶssの変動
をダミービットラインバイアス回路ＤＢＢに伝達するよ
うにしたので、耐ノイズ性の優れたＲＯＭを構成するこ
とができる。
に、ダミーセルをメモリセルアレー内に設けることがで
きないような場合であっても、セルアレー内にエンハン
スメント型トランジスタから成るＮＡＮＤ型セルを接続
したダミーセルを設けることにより、ＶccやＶssの変動
をダミービットラインバイアス回路ＤＢＢに伝達するよ
うにしたので、耐ノイズ性の優れたＲＯＭを構成するこ
とができる。
【００２０】なお、上記実施例では、ダミービットライ
ンＤＢＬと別にダミーセルＤＣ１〜ＤＣｎを設けてい
る。しかし、ダミーセルＤＣ１〜ＤＣｎは基準電圧Ｖ
REF のＤＣ的なレベルを設定するだけであるので、ダミ
ーセルＤＣ１〜ＤＣｎをダミービットラインＤＢＬに直
接接続しても良い。
ンＤＢＬと別にダミーセルＤＣ１〜ＤＣｎを設けてい
る。しかし、ダミーセルＤＣ１〜ＤＣｎは基準電圧Ｖ
REF のＤＣ的なレベルを設定するだけであるので、ダミ
ーセルＤＣ１〜ＤＣｎをダミービットラインＤＢＬに直
接接続しても良い。
【００２１】さらに、上記実施例では、ＮＡＮＤ型ＲＯ
Ｍ全般について適用可能な回路を例示した。しかし、本
発明は、メモリセルがＮＡＮＤ型であれば、マスクＲＯ
Ｍ、ＥＰＲＯＭ、ＥＥＰＲＯＭなどのいずれにでも適用
可能である。
Ｍ全般について適用可能な回路を例示した。しかし、本
発明は、メモリセルがＮＡＮＤ型であれば、マスクＲＯ
Ｍ、ＥＰＲＯＭ、ＥＥＰＲＯＭなどのいずれにでも適用
可能である。
【００２２】
【発明の効果】以上のように、本発明によれば、Ｖccや
Ｖssのノイズによりメモリセルからの読み出しビットラ
イン電位に揺れが生じた場合でも、ダミービットライン
電位にも同様のゆれを発生させることができ、これによ
り差動アンプリファイアの入力とこれをセンスするため
の基準電圧が同様の揺れ持つことになり、ノイズはキャ
ンセルされ、出力にはノイズの影響のない信号を得るこ
とができる。
Ｖssのノイズによりメモリセルからの読み出しビットラ
イン電位に揺れが生じた場合でも、ダミービットライン
電位にも同様のゆれを発生させることができ、これによ
り差動アンプリファイアの入力とこれをセンスするため
の基準電圧が同様の揺れ持つことになり、ノイズはキャ
ンセルされ、出力にはノイズの影響のない信号を得るこ
とができる。
【図１】本発明の一実施例に係る半導体メモリ装置の概
略構成図である。
略構成図である。
【図２】図１における出力波形図である。
【図３】従来の半導体メモリ装置の一例を示す概略構成
図である。
図である。
【図４】従来の半導体メモリ装置の他の例を示す概略構
成図である。
成図である。
【図５】図４の構成における出力波形図である。
【図６】ビットラインバイアス回路、ダミービットライ
ンバイアス回路の構成の例を示す回路構成図である。
ンバイアス回路の構成の例を示す回路構成図である。
【図７】差動アンプリファイアの構成の例を示す回路構
成図である。
成図である。
ＢＢ ビットラインバイアス回路 ＳＡ 差動アンプリファイア ＤＢＢ ダミービットラインバイアス回路 ＢＬ ビットライン ＤＢＬ ダミービットライン Ｃ１〜Ｃｎ メモリセル ＤＣ１〜ＤＣｎ ダミーセル ＤＣ１ａ〜ＤＣｎａ ダミーセル ＷＬ１〜ＷＬｎ ワードライン ＮＳＬ ナンドセレクトライン ＮＣ ナンドセレクトゲート ＤＮＣ ナンドセレクトゲート ＣＳ１〜ＣＳｎ カラムセレクタ ＤＳ１ トランスファーゲート ＤＳ２ トランスファーゲート ＤＳ１ａ トランスファーゲート ＤＳ２ａ トランスファーゲート
───────────────────────────────────────────────────── フロントページの続き (72)発明者 瀧 沢 誠 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイクロエレクトロニクス株式会社内 (72)発明者 石 黒 重 文 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイクロエレクトロニクス株式会社内
Claims (1)
- 【請求項１】各選択ラインに各メモリセルのゲートが接
続されたＮＡＮＤ型メモリセル群と、 前記メモリセル群を同一のアレー内に構成、配置され、
前記各選択ラインに各ゲートが、前記各メモリセルのゲ
ートと共通に接続されたエンハンスメント型トランジス
タの複数を有するＮＡＮＤ型の第１ダミーセル群と、 前記各メモリセル群のアレー外に配置された第２ダミー
セル群と、 前記メモリセル群のビットラインに接続されたビットラ
インバイアス回路と、 前記第１ダミーセル群と前記第２ダミーセル群に接続さ
れたダミービットラインに接続されたダミービットライ
ンバイアス回路と、 前記ビットラインバイアス回路の出力と前記ダミービッ
トラインバイアス回路段からの基準電圧とを比較して、
比較結果を出力する演算回路と、を備えることを特徴と
する半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22752392A JP3288760B2 (ja) | 1992-08-26 | 1992-08-26 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22752392A JP3288760B2 (ja) | 1992-08-26 | 1992-08-26 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0676590A true JPH0676590A (ja) | 1994-03-18 |
| JP3288760B2 JP3288760B2 (ja) | 2002-06-04 |
Family
ID=16862242
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22752392A Expired - Fee Related JP3288760B2 (ja) | 1992-08-26 | 1992-08-26 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3288760B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8338345B2 (en) | 2007-07-30 | 2012-12-25 | Idemitsu Kosan Co., Ltd. | Water-based metalworking fluid |
| US8375755B2 (en) | 2007-02-01 | 2013-02-19 | Kyodo Yushi Co., Ltd. | Metal working fluid composition and metal working method |
-
1992
- 1992-08-26 JP JP22752392A patent/JP3288760B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8375755B2 (en) | 2007-02-01 | 2013-02-19 | Kyodo Yushi Co., Ltd. | Metal working fluid composition and metal working method |
| US8338345B2 (en) | 2007-07-30 | 2012-12-25 | Idemitsu Kosan Co., Ltd. | Water-based metalworking fluid |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3288760B2 (ja) | 2002-06-04 |
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