JPH0677127A - 化合物半導体装置とその製法 - Google Patents
化合物半導体装置とその製法Info
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- JPH0677127A JPH0677127A JP4223840A JP22384092A JPH0677127A JP H0677127 A JPH0677127 A JP H0677127A JP 4223840 A JP4223840 A JP 4223840A JP 22384092 A JP22384092 A JP 22384092A JP H0677127 A JPH0677127 A JP H0677127A
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Abstract
(57)【要約】
【構成】選択成長によって得られるエピタキシャル結晶
成長層の膜厚はパターンのサイズやパターンの粗密によ
って異なった値になる原理を用い、所望の成長膜厚を得
るために基本セルの中で選択成長率によって膜厚を決
め、これを各素子の結晶領域として用いている。 【効果】同一ウエハ内に結晶膜厚の異なる領域を任意に
作ることができるので、特性の異なる素子を一回の製作
で得ることが可能になり、しきい電圧の異なるＦＥＴア
レイやシート抵抗の異なる抵抗素子アレイを配置してお
き、設計値に一番近い素子だけを選別して用い１００％
の歩留まりが達成できるようになった。
成長層の膜厚はパターンのサイズやパターンの粗密によ
って異なった値になる原理を用い、所望の成長膜厚を得
るために基本セルの中で選択成長率によって膜厚を決
め、これを各素子の結晶領域として用いている。 【効果】同一ウエハ内に結晶膜厚の異なる領域を任意に
作ることができるので、特性の異なる素子を一回の製作
で得ることが可能になり、しきい電圧の異なるＦＥＴア
レイやシート抵抗の異なる抵抗素子アレイを配置してお
き、設計値に一番近い素子だけを選別して用い１００％
の歩留まりが達成できるようになった。
Description
【０００１】
【産業上の利用分野】本発明は化合物半導体装置とその
製造法に関する。
製造法に関する。
【０００２】
【従来の技術】ＨＥＭＴ（High Electron Mobility Tra
nsistor）やＨＩＧＦＥＴ (Hetrostructure I
nsulated Gate Field Effect Transistor）等のエピタ
キシャル層を用いた化合物半導体素子は超高周波や超高
速動作の特徴を持ち、単体として、あるいはこれらを集
積した回路として用いられている。従来のエピタキシャ
ル層を用いたＦＥＴでは、まず、ウエハ全面にエピタキ
シャル結晶層を成長させ、所要の素子領域をメサ分離し
て素子を形成していた。
nsistor）やＨＩＧＦＥＴ (Hetrostructure I
nsulated Gate Field Effect Transistor）等のエピタ
キシャル層を用いた化合物半導体素子は超高周波や超高
速動作の特徴を持ち、単体として、あるいはこれらを集
積した回路として用いられている。従来のエピタキシャ
ル層を用いたＦＥＴでは、まず、ウエハ全面にエピタキ
シャル結晶層を成長させ、所要の素子領域をメサ分離し
て素子を形成していた。
【０００３】
【発明が解決しようとする課題】ＦＥＴはしきい電圧を
設計値に精度よく合わせることが必要であるが、次のよ
うな項目においてこれを変動させる要因がある。（１）
エピタキシャル結晶成長における成長層の膜厚及びキャ
リヤ濃度のばらつき、（２）ゲート形成における結晶膜
厚削れ及びキャリヤ濃度変化、（３）ゲート形成後の特
性変動。
設計値に精度よく合わせることが必要であるが、次のよ
うな項目においてこれを変動させる要因がある。（１）
エピタキシャル結晶成長における成長層の膜厚及びキャ
リヤ濃度のばらつき、（２）ゲート形成における結晶膜
厚削れ及びキャリヤ濃度変化、（３）ゲート形成後の特
性変動。
【０００４】そこでこれらを低減するためにプロセスの
構築に多大の検討がなされてきているが、装置上やプロ
セス上でどうしても制御し切れない問題が残り、従来で
は、しきい電圧の変動幅を予め把握しておき、エピタキ
シャル結晶成長において成長層の膜厚やキャリヤ濃度で
調整した、仕様の異なるウエハを作り、これらを使って
試作し、しきい電圧が設計の許容範囲に入ったものだけ
を選別して使っていた。このため結果として、使えない
無駄なウエハができ、歩留まりが上がらない欠点があっ
た。
構築に多大の検討がなされてきているが、装置上やプロ
セス上でどうしても制御し切れない問題が残り、従来で
は、しきい電圧の変動幅を予め把握しておき、エピタキ
シャル結晶成長において成長層の膜厚やキャリヤ濃度で
調整した、仕様の異なるウエハを作り、これらを使って
試作し、しきい電圧が設計の許容範囲に入ったものだけ
を選別して使っていた。このため結果として、使えない
無駄なウエハができ、歩留まりが上がらない欠点があっ
た。
【０００５】また、一般に集積回路はしきい電圧の異な
るＦＥＴや抵抗を使って構成されている。このため、従
来の技術ではエピタキシャル結晶成長層はウエハ全面で
同一の厚さにしていたので、このウエハからしきい電圧
の異なるＦＥＴや抵抗素子を製作する場合には、結晶に
イオン打ち込みをしてキャリヤ濃度を加減したり、結晶
を削ったりする煩雑な工程を追加する必要があった。こ
のため製作日数が長くなるほかに、この工程によってし
きい電圧の制御性をさらに悪くしてしまう欠点があっ
た。
るＦＥＴや抵抗を使って構成されている。このため、従
来の技術ではエピタキシャル結晶成長層はウエハ全面で
同一の厚さにしていたので、このウエハからしきい電圧
の異なるＦＥＴや抵抗素子を製作する場合には、結晶に
イオン打ち込みをしてキャリヤ濃度を加減したり、結晶
を削ったりする煩雑な工程を追加する必要があった。こ
のため製作日数が長くなるほかに、この工程によってし
きい電圧の制御性をさらに悪くしてしまう欠点があっ
た。
【０００６】本発明は、上記の問題点を解決する目的で
なされたものである。
なされたものである。
【０００７】
【課題を解決するための手段】本発明では、同一ウエハ
面内に厚さのことなるエピタキシャル結晶成長層を制御
性良く得ることによって上記課題を解決した。
面内に厚さのことなるエピタキシャル結晶成長層を制御
性良く得ることによって上記課題を解決した。
【０００８】このため、選択成長によって得られるエピ
タキシャル結晶成長層の膜厚はパターンのサイズやパタ
ーンの粗密よって異なった値になる原理を本発明では用
いている。例えば、ＧａＡｓ選択成長の場合には、約１
００×１００μｍ2 の大きさの区切り（これを基本セル
と呼び、この面積をｓ0 で表す）のなかに結晶成長させ
る領域（これを窓と呼び、これら全窓面積をｓで表す）
を設け、この比ｓ／ｓ0 （これを選択成長率と呼び、ｓ
／ｓ0 で表す）と成長膜厚ｔの関係を示すと図１のよう
になる。これからｓ／ｓ0＝１ の全面成長膜厚に比べ、
選択成長率の小さい領域では成長膜厚は厚くなり（約３
倍）、この範囲で成長膜厚を可変できる事がわかる。
タキシャル結晶成長層の膜厚はパターンのサイズやパタ
ーンの粗密よって異なった値になる原理を本発明では用
いている。例えば、ＧａＡｓ選択成長の場合には、約１
００×１００μｍ2 の大きさの区切り（これを基本セル
と呼び、この面積をｓ0 で表す）のなかに結晶成長させ
る領域（これを窓と呼び、これら全窓面積をｓで表す）
を設け、この比ｓ／ｓ0 （これを選択成長率と呼び、ｓ
／ｓ0 で表す）と成長膜厚ｔの関係を示すと図１のよう
になる。これからｓ／ｓ0＝１ の全面成長膜厚に比べ、
選択成長率の小さい領域では成長膜厚は厚くなり（約３
倍）、この範囲で成長膜厚を可変できる事がわかる。
【０００９】この面積依存性を予め装置、成長条件（温
度，ガス組成，ガス種等）につき詳しく調べて、データ
ベースをもち、これをもとに素子設計を行って、所望の
しきい電圧をもつ多種類のＦＥＴを同一ウエハに形成す
ることが可能となった。実際には、膜厚の変化させたい
幅は中心値にたいして±５０％位である。また、例え
ば、ＧａＡｌＡｓなど、混晶結晶を選択成長によって得
る場合には、パターンのサイズやパターンの粗密によっ
てエピタキシャル結晶成長層の膜厚と、混晶の組成が変
わる。しかし、組成比の変化はＦＥＴの特性を変えるほ
ど大きくないので、この場合も膜厚変化に注目するだけ
でよい。
度，ガス組成，ガス種等）につき詳しく調べて、データ
ベースをもち、これをもとに素子設計を行って、所望の
しきい電圧をもつ多種類のＦＥＴを同一ウエハに形成す
ることが可能となった。実際には、膜厚の変化させたい
幅は中心値にたいして±５０％位である。また、例え
ば、ＧａＡｌＡｓなど、混晶結晶を選択成長によって得
る場合には、パターンのサイズやパターンの粗密によっ
てエピタキシャル結晶成長層の膜厚と、混晶の組成が変
わる。しかし、組成比の変化はＦＥＴの特性を変えるほ
ど大きくないので、この場合も膜厚変化に注目するだけ
でよい。
【００１０】
【作用】選択成長は気相エピタキシャル成長技術によっ
て行なわれる。選択成長前の表面は結晶成長を阻止する
ために例えばＳｉＯ2 のマスク材の領域と、これの一部
を取り除いて窓を開け、露出した結晶面の領域とから成
る。ＳｉＯ2 マスク材の表面領域に到達した結晶成長用
の原料は、ここでは結晶成長用の核が無いので浮遊して
結晶面の領域まで移動しここで成長する。このため選択
成長率が小さい領域ほど結晶成長用の原料が集まり、厚
い成長層が得られる。成長温度７００℃で、ＧａＡｓの
場合、ＳｉＯ2 のマスク材を結晶成長用の原料が移動で
きる距離は約２００μｍである。本発明では、結晶成長
用の原料がマスク材を移動できる距離以内で基本セルの
面積を決めて、これを基準として選択成長率と成長層膜
厚の関係が決められ、これらの成長層を用いて各種の素
子が構成されている。
て行なわれる。選択成長前の表面は結晶成長を阻止する
ために例えばＳｉＯ2 のマスク材の領域と、これの一部
を取り除いて窓を開け、露出した結晶面の領域とから成
る。ＳｉＯ2 マスク材の表面領域に到達した結晶成長用
の原料は、ここでは結晶成長用の核が無いので浮遊して
結晶面の領域まで移動しここで成長する。このため選択
成長率が小さい領域ほど結晶成長用の原料が集まり、厚
い成長層が得られる。成長温度７００℃で、ＧａＡｓの
場合、ＳｉＯ2 のマスク材を結晶成長用の原料が移動で
きる距離は約２００μｍである。本発明では、結晶成長
用の原料がマスク材を移動できる距離以内で基本セルの
面積を決めて、これを基準として選択成長率と成長層膜
厚の関係が決められ、これらの成長層を用いて各種の素
子が構成されている。
【００１１】
【実施例】〈実施例１〉ＧａＡｓＩＣに使用されるＨＩ
ＧＦＥＴの断面図を図２に示す。半絶縁性基板１の表面
にＳｉＯ2 のマスク材２を被着して所望の窓を開け、こ
の部分だけに選択的にエピタキシャル成長３，４させた
結晶を用いている。図３はこの結晶の詳細を示したもの
で、おもにバッファ層と能動層とから構成され、基板結
晶１００上にアンドープＧａＡｓバッファ層１０１，ｐ
−ＧａＡｓバリヤ層１０２，ｎ＋−ＧａＡｓチャネル層
１０３，アンドープＧａＡｌＡｓ／ＧａＡｓキャップ層
１０４／１０５を順番に成長した構造である。
ＧＦＥＴの断面図を図２に示す。半絶縁性基板１の表面
にＳｉＯ2 のマスク材２を被着して所望の窓を開け、こ
の部分だけに選択的にエピタキシャル成長３，４させた
結晶を用いている。図３はこの結晶の詳細を示したもの
で、おもにバッファ層と能動層とから構成され、基板結
晶１００上にアンドープＧａＡｓバッファ層１０１，ｐ
−ＧａＡｓバリヤ層１０２，ｎ＋−ＧａＡｓチャネル層
１０３，アンドープＧａＡｌＡｓ／ＧａＡｓキャップ層
１０４／１０５を順番に成長した構造である。
【００１２】ＨＩＧＦＥＴはこの上に高耐熱性のゲート
金属（例えばＷＳｉｘ）を加工してゲート電極８を形成
し、これをマスクにｎ型半導体層５をイオン打ち込みで
形成して、これらの領域にそれぞれソース電極６とドレ
イン電極７を形成した工程によって得られた構造を基本
としている。ＨＩＧＦＥＴのしきい電圧は図３に示した
結晶の厚みｔｎ，ｔａ，ｔｃによって変化する。そこ
で、図１で述べたように、エピタキシャル成長層の厚さ
ｔは選択成長率の関数であるので、選択成長率によって
ウエハ面内で成長層の厚さを精密に変えることが可能で
あり、これを制御することによってＨＩＧＦＥＴのしき
い電圧を変えることができる。
金属（例えばＷＳｉｘ）を加工してゲート電極８を形成
し、これをマスクにｎ型半導体層５をイオン打ち込みで
形成して、これらの領域にそれぞれソース電極６とドレ
イン電極７を形成した工程によって得られた構造を基本
としている。ＨＩＧＦＥＴのしきい電圧は図３に示した
結晶の厚みｔｎ，ｔａ，ｔｃによって変化する。そこ
で、図１で述べたように、エピタキシャル成長層の厚さ
ｔは選択成長率の関数であるので、選択成長率によって
ウエハ面内で成長層の厚さを精密に変えることが可能で
あり、これを制御することによってＨＩＧＦＥＴのしき
い電圧を変えることができる。
【００１３】図４にエピタキシャル成長層の厚さｔを制
御して変えるためのパターン例を示す。これは結晶成長
したウエハ内の一領域を上から見た図柄とその断面図で
ある。基本セルＡ，Ｂ，Ｃはいずれもｓ0 の面積があ
り、ＳｉＯ2 のマスク材４２で被われている。これらに
それぞれ窓ａ，ｂ，ｃが開けられ、これらはそれぞれｓ
1＜ｓ2＜ｓ3 の面積の関係になっている。この結果、エ
ピタキシャル成長層の厚さｔは断面図で示すとおり、ｔ
1＞ｔ2＞ｔ3 の関係でえられている。これらの結晶領域
にそれぞれＦＥＴを形成すると、しきい電圧の大きさ
(絶対値）はＶｔ1＞Ｖｔ2＞Ｖｔ3の関係でえられる。基
本セルの大きさの例は５０×５０μｍ2 である。選択成
長率は、この場合それぞれｓ1／ｓ0，ｓ2／ｓ0，ｓ3／
ｓ0で表し、比較的狭い範囲（例えば４０，５０，６０
％）で変えておくとしきい電圧の変動は小さくなる。こ
れを装置上やプロセス上で制御しきれないしきい電圧の
変動幅に予め選べば、同一ウエハ内でしきい電圧が設計
の許容範囲にあるＦＥＴを必ず作ることができる。
御して変えるためのパターン例を示す。これは結晶成長
したウエハ内の一領域を上から見た図柄とその断面図で
ある。基本セルＡ，Ｂ，Ｃはいずれもｓ0 の面積があ
り、ＳｉＯ2 のマスク材４２で被われている。これらに
それぞれ窓ａ，ｂ，ｃが開けられ、これらはそれぞれｓ
1＜ｓ2＜ｓ3 の面積の関係になっている。この結果、エ
ピタキシャル成長層の厚さｔは断面図で示すとおり、ｔ
1＞ｔ2＞ｔ3 の関係でえられている。これらの結晶領域
にそれぞれＦＥＴを形成すると、しきい電圧の大きさ
(絶対値）はＶｔ1＞Ｖｔ2＞Ｖｔ3の関係でえられる。基
本セルの大きさの例は５０×５０μｍ2 である。選択成
長率は、この場合それぞれｓ1／ｓ0，ｓ2／ｓ0，ｓ3／
ｓ0で表し、比較的狭い範囲（例えば４０，５０，６０
％）で変えておくとしきい電圧の変動は小さくなる。こ
れを装置上やプロセス上で制御しきれないしきい電圧の
変動幅に予め選べば、同一ウエハ内でしきい電圧が設計
の許容範囲にあるＦＥＴを必ず作ることができる。
【００１４】この結果、使えない無駄なウエハがなくな
り、歩留まりが著しく向上した。これはしきい電圧の異
なるＦＥＴアレイを一回の選択成長で形成する方式で、
集積回路の構成にはこれらを多数配置しておき、配線層
形成の前に各単体素子のしきい電圧を測定して、設計値
に一番近い素子だけを選別して配線する構成法により１
００％の歩留まりが達成できる。この実施例ではしきい
電圧の異なるＦＥＴアレイを詳しく述べたが、ダイオー
ドアレイや抵抗素子アレイがこれらに加わっても良いこ
とはいうに及ばない。
り、歩留まりが著しく向上した。これはしきい電圧の異
なるＦＥＴアレイを一回の選択成長で形成する方式で、
集積回路の構成にはこれらを多数配置しておき、配線層
形成の前に各単体素子のしきい電圧を測定して、設計値
に一番近い素子だけを選別して配線する構成法により１
００％の歩留まりが達成できる。この実施例ではしきい
電圧の異なるＦＥＴアレイを詳しく述べたが、ダイオー
ドアレイや抵抗素子アレイがこれらに加わっても良いこ
とはいうに及ばない。
【００１５】〈実施例２〉次に実施例１と異なり基本セ
ル内の成長面積可変の他の例について述べる。図５，図
６はウエハ内の一部領域の上面図である。これらは基本
セル（面積ｓ0＝ａ×ｂ）内にいずれもＦＥＴ用の成長
領域（面積ｓｒ）と成長面積調整用のダミーパターン領
域（面積ｓｄ）とから構成されている。
ル内の成長面積可変の他の例について述べる。図５，図
６はウエハ内の一部領域の上面図である。これらは基本
セル（面積ｓ0＝ａ×ｂ）内にいずれもＦＥＴ用の成長
領域（面積ｓｒ）と成長面積調整用のダミーパターン領
域（面積ｓｄ）とから構成されている。
【００１６】図５の例では間隔ｇを調整して選択成長率
（ｓｄ＋ｓｒ)／ｓ0を変える構造である。図６の例では
サイズｍと間隔ｇを調整して選択成長率（ｓｒ＋Σｓ
ｄ)／ｓ0 を変える構造である。ここでは、選択成長率
を変える基本的な構造を示したにすぎず、本発明の主旨
から言って、基本セル，ＦＥＴ，ダミーパターンの形状
やサイズに限定されるものではない。また、基本セル内
に、２個以上の素子用結晶成長層を設けて用いても良
い。
（ｓｄ＋ｓｒ)／ｓ0を変える構造である。図６の例では
サイズｍと間隔ｇを調整して選択成長率（ｓｒ＋Σｓ
ｄ)／ｓ0 を変える構造である。ここでは、選択成長率
を変える基本的な構造を示したにすぎず、本発明の主旨
から言って、基本セル，ＦＥＴ，ダミーパターンの形状
やサイズに限定されるものではない。また、基本セル内
に、２個以上の素子用結晶成長層を設けて用いても良
い。
【００１７】〈実施例３〉本発明をＥ−ＦＥＴ，Ｄ−Ｆ
ＥＴ及び抵抗素子（Ｒ）を用いて構成される集積回路の
基本構成例について述べる。
ＥＴ及び抵抗素子（Ｒ）を用いて構成される集積回路の
基本構成例について述べる。
【００１８】図７はこれらの素子単体をウエハの上面及
び断面から見た概要を示したもので、回路を構成する前
の状態である。ゲート電圧が０Ｖでソース−ドレイン間
に電流が流れない素子をＥ−ＦＥＴ、電流が流れるもの
をＤ−ＦＥＴで表し、これらは同図に示したように結晶
膜厚の違いによって形成する事ができる。また抵抗素子
は、同じく結晶膜厚の違いによってシート抵抗が決ま
り、これによって任意の値の素子を形成する事ができ
る。これらの結晶膜厚の調整は実施例１と２で述べるよ
うな選択成長率を変えることで、同一ウエハ上に形成す
ることが可能となる。この結果、集積回路の工程は、従
来法に比べて大幅に簡略化することができた。
び断面から見た概要を示したもので、回路を構成する前
の状態である。ゲート電圧が０Ｖでソース−ドレイン間
に電流が流れない素子をＥ−ＦＥＴ、電流が流れるもの
をＤ−ＦＥＴで表し、これらは同図に示したように結晶
膜厚の違いによって形成する事ができる。また抵抗素子
は、同じく結晶膜厚の違いによってシート抵抗が決ま
り、これによって任意の値の素子を形成する事ができ
る。これらの結晶膜厚の調整は実施例１と２で述べるよ
うな選択成長率を変えることで、同一ウエハ上に形成す
ることが可能となる。この結果、集積回路の工程は、従
来法に比べて大幅に簡略化することができた。
【００１９】以上、本発明を実施例によって述べてきた
が、本発明の主旨からして、結晶成長する材料や構造に
限定されるものではなく、ＧａＡｓＭＥＳＦＥＴのよう
な同一結晶層、ＨＥＭＴやＨＩＧＦＥＴのようなＩｎＧ
ａＡｓ系のヘテロ接合系結晶層等に本発明は適用される
ことは言うに及ばない。また、選択結晶成長に際する選
択成長率を基本セルを単位として表してきたが、この基
本セルはウエハ内で必ずしも同一面積である必要がな
く、厚さを変える基本が明確になっていれば良い。
が、本発明の主旨からして、結晶成長する材料や構造に
限定されるものではなく、ＧａＡｓＭＥＳＦＥＴのよう
な同一結晶層、ＨＥＭＴやＨＩＧＦＥＴのようなＩｎＧ
ａＡｓ系のヘテロ接合系結晶層等に本発明は適用される
ことは言うに及ばない。また、選択結晶成長に際する選
択成長率を基本セルを単位として表してきたが、この基
本セルはウエハ内で必ずしも同一面積である必要がな
く、厚さを変える基本が明確になっていれば良い。
【００２０】
【発明の効果】本発明による化合物半導体装置及びこの
製造方法による効果は以下の通りである。
製造方法による効果は以下の通りである。
【００２１】（１）同一ウエハ内に結晶膜厚の異なる領
域を任意に作ることができるので、特性の異なる素子を
一回の、一枚の製作で得ることが可能になった。これに
よって、しきい電圧がプロセスのばらつきで変わって
も、しきい電圧の異なるFETアレイや立上り電圧や耐圧
の異なるダイオードアレイやシート抵抗の異なる抵抗素
子アレイを配置しておき、設計値に一番近い素子だけを
選別して用いることで１００％の歩留まりが達成できる
ようになった。
域を任意に作ることができるので、特性の異なる素子を
一回の、一枚の製作で得ることが可能になった。これに
よって、しきい電圧がプロセスのばらつきで変わって
も、しきい電圧の異なるFETアレイや立上り電圧や耐圧
の異なるダイオードアレイやシート抵抗の異なる抵抗素
子アレイを配置しておき、設計値に一番近い素子だけを
選別して用いることで１００％の歩留まりが達成できる
ようになった。
【００２２】（２）同一ウエハ内に結晶膜厚の異なる領
域を任意に作ることができるので、特性の異なる素子を
一回の、一枚の製作で得ることが可能になった。これに
よって、しきい電圧の異なるＦＥＴや抵抗素子を任意に
形成でき、配線層でこれらを集積化して歩留まりの高い
集積回路が従来よりも少ない工数でえられるようになっ
た。
域を任意に作ることができるので、特性の異なる素子を
一回の、一枚の製作で得ることが可能になった。これに
よって、しきい電圧の異なるＦＥＴや抵抗素子を任意に
形成でき、配線層でこれらを集積化して歩留まりの高い
集積回路が従来よりも少ない工数でえられるようになっ
た。
【００２３】（３）同一ウエハ内に結晶膜厚の異なる領
域を選択的に任意に作ることができるので、特性の異な
る素子を一回の、一枚の製作で得ることが可能になっ
た。これによって、各素子の領域が分離されているの
で、ウエハ内の凹凸が小さくなり歩留まりの高い集積回
路が従来よりも少ない工数でえられるようになった。
域を選択的に任意に作ることができるので、特性の異な
る素子を一回の、一枚の製作で得ることが可能になっ
た。これによって、各素子の領域が分離されているの
で、ウエハ内の凹凸が小さくなり歩留まりの高い集積回
路が従来よりも少ない工数でえられるようになった。
【図１】本発明に用いる選択成長率と成長膜厚の実験結
果による特性図。
果による特性図。
【図２】本発明の実施例１に用いるＨＩＧＦＥＴの断面
図。
図。
【図３】本発明の実施例１に用いるＨＩＧＦＥＴの結晶
構造の断面図。
構造の断面図。
【図４】本発明の実施例１に用いる選択成長率の異なる
基本セルの形状とその断面図。
基本セルの形状とその断面図。
【図５】本発明の実施例２に用いる基本セルの形状の説
明図。
明図。
【図６】本発明の実施例２に用いる他の基本セルの形状
の説明図。
の説明図。
【図７】本発明の実施例３に用いるしきい電圧の異なる
二種類のＦＥＴと抵抗素子の形状の説明図。
二種類のＦＥＴと抵抗素子の形状の説明図。
２，４２，５２，６２…ＳｉＯ2 マスク材、４０，５
０，６０…基本セル、３，４，１０１，１０２，１０
３，１０４，１０５…エピタキシャル結晶層、８，７８
…ゲート電極、６，７６…ソース電極、７，７７…ドレ
イン電極。
０，６０…基本セル、３，４，１０１，１０２，１０
３，１０４，１０５…エピタキシャル結晶層、８，７８
…ゲート電極、６，７６…ソース電極、７，７７…ドレ
イン電極。
Claims (6)
- 【請求項１】少なくとも一回のエピタキシャル成長によ
って同一ウエハ内に主として結晶膜厚の異なる領域を任
意に設けてなることを特徴とする化合物半導体装置。 - 【請求項２】請求項１において、選択成長のマスクとな
る材料によって被われた面積の割合を調節することによ
り選択成長膜厚を制御する化合物半導体装置。 - 【請求項３】請求項１において、少なくとも一回のエピ
タキシャル成長によって同一ウエハ内に主として結晶膜
厚の異なる領域を任意に設けて、これらをＦＥＴアレ
イ，ダイオードアレイや抵抗素子アレイとして配置し
て、設計値に一番近い素子だけを選別して用いる化合物
半導体装置。 - 【請求項４】少なくとも一回のエピタキシャル成長によ
って同一ウエハ内に主として結晶膜厚の異なる領域を任
意に設けて、これらをしきい電圧の異なるＦＥＴ、立上
り電圧や耐圧の異なるダイオードや抵抗値の異なる抵抗
素子として配置して、これらを用いて集積回路を構成す
る化合物半導体装置。 - 【請求項５】化合物半導体基板に選択成長のマスクとな
る材料を形成し、これに選択成長率で規格化した任意の
窓を開けて、結晶面を露出する工程と、エピタキシャル
結晶成長層を得る工程と、これらの結晶成長層を用いて
ＦＥＴやダイオードまたは抵抗素子を形成する工程と、
これらの素子を接続する配線工程とからなる化合物半導
体装置の製造方法。 - 【請求項６】化合物半導体基板に選択成長のマスクとな
る材料を形成し、これに選択成長率で規格化した任意の
窓を開けて、結晶面を露出する工程と、エピタキシャル
結晶成長層を得る工程と、これらの結晶成長層を用いて
ＦＥＴやダイオードまたは抵抗素子を形成する工程から
なる化合物半導体素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4223840A JPH0677127A (ja) | 1992-08-24 | 1992-08-24 | 化合物半導体装置とその製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4223840A JPH0677127A (ja) | 1992-08-24 | 1992-08-24 | 化合物半導体装置とその製法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0677127A true JPH0677127A (ja) | 1994-03-18 |
Family
ID=16804552
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4223840A Pending JPH0677127A (ja) | 1992-08-24 | 1992-08-24 | 化合物半導体装置とその製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0677127A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7297884B2 (en) | 2005-07-29 | 2007-11-20 | Omron Corporation | Switching arrangement |
| WO2010103792A1 (ja) * | 2009-03-11 | 2010-09-16 | 住友化学株式会社 | 半導体基板、半導体基板の製造方法、電子デバイス、および電子デバイスの製造方法 |
| JP2015103555A (ja) * | 2013-11-21 | 2015-06-04 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
-
1992
- 1992-08-24 JP JP4223840A patent/JPH0677127A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7297884B2 (en) | 2005-07-29 | 2007-11-20 | Omron Corporation | Switching arrangement |
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| JP2010239130A (ja) * | 2009-03-11 | 2010-10-21 | Sumitomo Chemical Co Ltd | 半導体基板、半導体基板の製造方法、電子デバイス、および電子デバイスの製造方法 |
| CN102341889A (zh) * | 2009-03-11 | 2012-02-01 | 住友化学株式会社 | 半导体基板、半导体基板的制造方法、电子器件、和电子器件的制造方法 |
| US8823141B2 (en) | 2009-03-11 | 2014-09-02 | Sumitomo Chemical Company, Limited | Semiconductor wafer, method of producing semiconductor wafer, electronic device, and method of producing electronic device |
| TWI476821B (zh) * | 2009-03-11 | 2015-03-11 | 住友化學股份有限公司 | 半導體基板、半導體基板的製造方法、電子裝置及電子裝置的製造方法 |
| JP2015103555A (ja) * | 2013-11-21 | 2015-06-04 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
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