JPS6122873B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は、半導体装置特に高耐圧、高周波特性
の良好な接合型電界効果トランジスタの製法に係
わる。

接合型電界効果トランジスタには、PN接合型
電界効果トランジスタとシヨツトキ接合型電界効
果トランジスタの２種がある。従来のPN接合型
電界効果トランジスタは、第１図に示すように半
絶縁性基板１上に第１導電形例えばＮ形の活性層
２を形成すると共に、活性層２の一部に選択的に
第２導電形即ちＰ形の半導体領域３を拡散して
PN接合ｊを形成し、夫々領域３にゲート電極Ｇ
を、之を挾む活性層１の両領域部にソース電極Ｓ
及びドレイン電極Ｄをオーミツクに被着して構成
される。４は拡散マスクとしても利用される
SiO₂等よりなる絶縁層である。しかるに、この
様な構成を有するPN接合型電界効果トランジス
タにおいては、Ｎ形活性層２の一部に選択的にＰ
形領域３を形成するために、絶縁層４で示すよう
な拡散マスクが必要となり工程及び製作が煩雑と
なる。又、絶縁層４に対して拡散用の窓孔４ａを
例えば１μｍの巾で開けても0.5μｍの深さに拡
散すると、拡散後のＰ形領域３の巾ｄが2.0μｍ
になり、接合容量が増加すること、及びソース電
極Ｓ、ドレイン電極ＤとＰ形領域３が近づくため
に耐圧の低下は避けられない。更に活性層２にソ
ース電極Ｓ及びドレイン電極Ｄをオーミツク接触
させるためには改めて絶縁層４に対する窓開け工
程を経なければならない。

このように従来のPN接合型電界効果トランジ
スタに於いては、(i)製造工程が複雑で難かしい、
(ii)後述するシヨツトキ接合に比べて同じ微細マス
クを使つても２倍のゲート長になり所謂微細加工
が出来ない、(iii)ゲート容量が大きくなる、(iv)ソー
ス及びゲート間、ゲート及びドレイン間を拡散深
さ分だけ広げなければならないので、その分ソー
ス及びドレイン間が離れ高周波特性等を低下させ
る、等の欠点があり高周波用トランジスタとして
は使用出来なかつた。

一方、シヨツトキ接合型電界効果トランジスタ
は、第２図に示すように半絶縁性基板１上にＮ形
の活性層５を形成し、この活性層５上の中央にシ
ヨツトキ接合jsを形成するゲート電極Ｇを被着形
成すると共に、ゲート電極Ｇの両側の活性層５上
にオーム接触をなすソース電極Ｓ及びドレイン電
極Ｄを形成して構成される。このような構成のシ
ヨツトキ接合型電界効果トランジスタにおいて
は、Ｎ形の活性層５に対してゲート電極Ｇによる
シヨツトキ接触及びソース電極Ｓ、ドレイン電極
Ｄによるオーミツク接触という目的の異なる２種
の金属−半導体接触を形成しなければならないた
め、耐圧の良くないシヨツトキ接合、或は表面状
態に強く依存する不安定なシヨツトキ接合を有す
ることになる。また、良好なシヨツトキ接合を得
るには半導体材料が制限される。即ち半導体のキ
ヤリア濃度を低く抑えるとか、バンドギヤツプの
大きな移動度の低い半導体材料を使用せねばなら
ない。しかしそのようにすると、活性層５の移動
度が低くなること、抵抗が大きくなること、又ソ
ース及びドレイン電極における接触抵抗が増加す
るという大きな欠点があつた。

又、相互コンダクタンスgmを高くし、寄生抵
抗ｒ_Sを低くするために活性層５のキヤリア濃度
を高くしたり、活性層５にGaAs以外の材料を使
うことが試みられているが、その結果としてはシ
ヨツトキ接合耐圧の低下という問題が起る。そこ
で、ゲートのシヨツトキ接合の耐圧を上げるため
に、第２図で示すようにゲート電極Ｇが接する部
分にプロトン又はアルゴンArを打ち込み高抵抗
層６を形成する方法があるが、工程が複雑になる
こと、イオン打ち込みにより発生する欠陥が特性
を悪くする等の理由からあまり用いられていな
い。さらに、活性層を２段にする方法もある。こ
れは、第３図に示す如く半絶縁性基板１上にキヤ
リア濃度の高い第１の活性層７とキヤリア濃度の
低い第２の活性層８を順次形成し、第２の活性層
８上にシヨツトキ接触によるゲート電極Ｇを形成
すると共に、第２活性層８のソース及びドレイン
領域部に第１活性層７に達する高濃度領域９を形
成し、この領域９上に夫々オーミツク接触による
ソース電極Ｓ及びドレイン電極Ｄを形成して構成
される。即ち、この構成ではシヨツトキ接合jsを
なす半導体部のキヤリア濃度を低くし、シヨツト
キ接合の耐圧を増すようにしている。しかし、そ
の反面ソース電極Ｓ及びドレインＤとの接触抵抗
が増加してしまうので、ソース電極Ｓ及びドレイ
ン電極Ｄと接触する部分にイオン・インプランテ
ーシヨン或は拡散により高濃度領域９を形成して
いる。このため工程が複雑になり、且つ微細加工
が出来ない。

本発明は、上述の従来の欠点を解消し、高耐
圧、良好な高周波特性が得られるPN接合或はシ
ヨツトキ接合による接合型電界効果トランジス
タ、特にその製法を提供するものである。

以下、図面を参照して本発明を説明する。

先づ、第４図を用いて本発明のPN接合型電界
効果トランジスタの一例をその製法と共に説明す
る。本例においては、まづ、第４図Ａに示すよう
に半絶縁性基体１１上にバツフア層と称する高抵
抗半導体層１２及び活性層となる第１導電形、例
えばＮ形の半導体層１３を順次エピタキシヤル成
長によつて形成する。

次に、Ｎ形半導体層１３の表面に拡散又はエピ
タキシヤル成長等によつて第２導電形、即ちＰ形
の半導体層１４を形成してPN接合ｊを形成する
（第４図Ｂ）。しかる後、このＰ形半導体層１４上
に之とオーミツク接触するように蒸着によつてゲ
ート電極となる金属層１５を被着形成すると共
に、この金属層１５上に通常の写真製版技術を用
いて選択的にフオトレジストによる第１のマスク
１６を被着形成する。このマスク１６の巾ｌはソ
ース及びドレイン間の間隔に選らばれる（第４図
Ｃ）。

次に、このマスク１６を介して金属層１５を選
択エツチングしてゲート電極Ｇを形成する。この
エツチングに際してはマスク１６下に所定距離s₁
だけ入り込むような所謂サイドエツチングが生ず
るようにエツチングする。即ち得られたゲート電
極Ｇの巾t₁はマスク１６の巾ｌよりも小となり、
この巾t₁はエツチング速度により制御される（第
４図Ｄ）。

次に、全面にポジタイプ即ち光軟化性のフオト
レジスト１７を塗布して後、上方より全面露光を
施し、現象処理する。このとき、第１マスク１６
下に存したフオトレジスト１７は露光されないた
め現象処理時に残存し、第２のマスク１８として
ゲート電極Ｇの側面を覆うことになる。即ち、こ
の工程によつてゲート電極Ｇは上面及び側面の全
てを第１及び第２のマスク１６及び１８によつて
被覆される（第４図Ｅ及びＦ）。

しかる後、第１及び第２のマスク１６及び１８
を介してＰ形半導体層１４を選択エツチングす
る。このときの選択エツチングもゲート電極Ｇ下
に所定距離S₂だけ入り込むようなサイドエツチン
グが生ずるようなエツチングとする。これによつ
てゲート電極Ｇの巾t₁より小なる巾t₂を有するＰ
形領域１４即ちPN接合ｊを得る。この巾t₂はエ
ツチング速度により制御される。なお、必要に応
じてゲート電極Ｇをマスクとして、この場合Ｎ形
の不純物をイオン注入してＮ形半導体層１３のソ
ース及びドレイン電極と接触すべき部分に高濃度
領域１９を形成することもできる（第４図Ｇ）。

次に、ソース、ドレイン電極用の金属層２０を
全面蒸着する。このときＮ形半導体層１３の表面
に被着される金属層２０は第１マスク１６によつ
て規制されて第１マスク１６で陰となる表面には
被着されない（第４図Ｈ）。

しかる後、リフトオフ法によつて第１及び第２
マスク１６及び１８を除去すると同時に第１マス
ク１６上の金属層２０をも除去する。これにより
Ｎ形半導体層１３の表面にはゲート電極Ｇを挾む
ように金属層２０によるソース電極Ｓ及びドレイ
ン電極Ｄが形成される。斯くして、第４図Ｉに示
すようにＮ形半導体層１３上に、必要最少限の巾
のPN接合ｊを形成すべく、その一部に限つて突
出するＰ形半導体層１４が形成され、このＰ形半
導体層１４上に之より巾の大きいゲート電極Ｇが
形成されると共に、Ｎ形半導体層１３上にゲート
電極Ｇを挾み之より所要の間隔を保持したソース
電極Ｓ及びドレイン電極Ｄが形成されて成る目的
のPN接合型電界効果トランジスタ２１が得られ
る。

第５図は本発明のPN接合型電界効果トランジ
スタの他の例を示すものであり、之は特にＰ形半
導体層１４を逆台型となるように形成してさらに
PN接合ｊの巾を小ならしめるように構成した場
合である。この場合の製法としては第４図の工程
において、そのＰ形半導体層１４の結晶方位及び
Ｐ形半導体層１４に対するエツチング液を選ぶこ
とにより逆台型のエツチングが可能となり、第５
図の構成が得られるものである。

上述のPN接合型電界効果トランジスタによれ
ば、高耐圧で安定なPN接合ｊの巾（ゲート長に
相当する）をエツチングにより任意に制御するこ
とが出来、例えば１μｍ以下にすることも容易で
あり、したがつて接合容量も低くなる。又、ゲー
ト電極Ｇが巾広く且つ厚く形成できるのでゲート
抵抗は小さくなる。ソース電極Ｓ及びドレイン電
極Ｄとゲート電極Ｇとは互に同一平面上になく段
差をもつて形成されるので、ソース・ゲート間の
容量及びゲート・ドレイン間の容量は小さくな
る。PN接合ｊの巾は必要最少の巾に規制できる
のでソース・ドレイン間隔は小さくできる。活性
層即ち半導体層１３に用いる半導体材料としては
シヨツトキ接合で使えなかつた半導体材料、例え
ばキヤリア濃度の高い材料、モビリテイの高い材
料、シヨツトキ接合の不安定或いは耐圧の低い材
料等が使える。Ｎ形活性層として化合物半導体を
用いた場合、之にPN接合を形成すべく、Znを拡
散してＰ形領域を形成するときに横方向に異常拡
散して実質的にPN接合型電界効果トランジスタ
が得られない。しかし、本発明によれば、このよ
うな化合物半導体をも用いることができ、半導体
材料の制限を受けない。よつてソース電極、ドレ
イン電極の接触抵抗も低くすることが出来る。

更に、セルフ・アライン方式であり、且つマス
ク合せ工程が１回でよいので、微細寸法の斯種ト
ランジスタを容易に且つ精度よく製造できる。特
に微細寸法でありながら、マスク合せ工程でのマ
スクの最少巾はソース・ドレイン間隔に対応して
比較的大きくとれる。又ゲートのPN接合ｊの微
細加工はサイドエツチングにより制御するので非
常に容易でしかも精密で確実である。従つて、本
発明では高耐圧で高周波用として使用できる高性
能のPN接合型電界効果トランジスタを提供で
き、しかも之を容易且つ精度よく製造できるもの
である。

次に、第６図を用いて本発明によるシヨツトキ
接合型電界効果トランジスタの一例をその製法と
共に説明する。

先づ、第６図Ａに示すように半絶縁性基体３１
の一主面上に夫々半導体による活性層３２及び高
抵抗層３３を順次形成する。活性層３２及び高抵
抗層３３の形成方法としては、２段のエピタキシ
ヤル成長でも、拡散でも、或はイオン注入でも良
い。拡散、イオン注入の場合には勿論マスクは不
要である。活性層３２と高抵抗層３３の半導体材
料としてはGaAs，InGaAs，InP，Siその他等を
用い得、且つ次のような組合せが考えられる。

(1) 同一半導体を用いる場合には、活性層３２を
高キヤリア濃度とし、高抵抗層３３を低キヤリ
ア濃度とする。

(2) 活性層３２に高移動度の半導体を用い、高抵
抗層３３に高シヨツトキ耐圧の半導体を用い
る。

(3) 活性層３２に高ドリフト速度の半導体を用
い、高抵抗層３３に高シヨツトキ耐圧の半導体
を用いる。

従つて、半導体材料としてGaAsを例にとれば
単にキヤリア濃度を変化させ、活性層３２には高
キヤリア濃度のGaAsを、高抵抗層３３には低キ
ヤリア濃度のGaAsを用いることができる。

次に高抵抗層３３上に之とシヨツトキ接触する
ように全面にゲート電極となる金属層３４例えば
アルミニウム層を被着形成すると共に、この金属
層３４上に通常の写真製版技術を用いて選択的に
フオトレジストによる第１のマスク３５を被着形
成する。このマスク３５の巾ｌはソース及びドレ
イン間の間隔に選らばれる（第６図Ｂ）。

次に、このマスク３５を介して金属層１５を選
択エツチングしてゲート電極Ｇを形成する。この
エツチングに際してはマスク３５下に所定距離S₁
だけ入り込むようなサイドエツチングが生ずるよ
うにエツチングする。即ちサイドエツチング量を
制御してゲート電極Ｇの巾t₁を制御する（第６図
Ｃ）。

次に、全面にポジタイプ即ち光軟化性のフオト
レジスト３６を塗布して後、上方より全面露光を
施し、現象処理する。第１マスク３５下に存した
フオトレジスト３６は露光されないために残り、
第２のマスク３７としてゲート電極Ｇの側面を被
覆する（第６図Ｅ）。

しかる後、第１及び第２のマスク３５及び３７
を介して高抵抗層３３を選択エツチングする。こ
のときも、ゲート電極Ｇ下に入り込むようなサイ
ドエツチングが生ずるようにエツチングする。こ
れによつてゲート電極Ｇの巾t₁より小なる巾t₂の
高抵抗層３３従つてシヨツトキ接合jsを得る。半
導体材料としてGaAsを用いた場合、GaAsのエツ
チング液は金属をもエツチングするが、この工程
ではゲート電極Ｇが第１及び第２マスク３５及び
３７で被覆されているので、エツチングされな
い。又、この高抵抗層３３のエツチングでは、下
層の活性層３２までエツチングされる懼れがある
ので、予めサイドエツチングの距離S2に見合う
ように高抵抗層３３の厚さを選定して置くを可と
する。なお、必要とあらば、この後でイオン注入
により活性層３２のソース、ドレイン部分に高濃
度領域を形成することも出来る（第６図Ｆ）。

次に、活性層３２とオーミツク接触するソー
ス、ドレイン電極用の金属層３８、例えばAuGe
を全面蒸着する。このとき、活性層３２に被着さ
れ金属層３８は第１マスク３５で陰となる表面に
は被着されない（第６図Ｇ）。

しかる後、リフトオフ法によつて第１及び第２
マスク３５及び３７を除去すると同時に、第１マ
スク３５上の金属層３８をも除去する。これによ
り活性層３２の表面にはゲート電極Ｇを挾んで金
属層３８によるソース電極Ｓ及びドレイン電極Ｄ
が形成される。斯くして第６図Ｈで示すように活
性層３２上に、その一部に必要巾t₂を限つて突出
する高抵抗層３３が形成され、この高抵抗層３３
上に之とシヨツトキ接触をなし且つ層３３より巾
広のゲート電極Ｇが形成されると共に、活性層３
２上にゲート電極Ｇを挾み之より所要の間隔を保
持したソース電極Ｓ及びドレイン電極Ｄが形成さ
れて成る目的とするシヨツトキ接合型電界効果ト
ランジスタ３９が得られる。

かかるシヨツトキ接合型電界効果トランジスタ
によれば、活性層３２上にその一部に限つて高抵
抗層３３が突出して形成され、その高抵抗層３３
上に之とシヨツトキ接合jsを形成するゲート電極
Ｇが形成されるので、高耐圧のシヨツトキ接合js
が得られる。しかも、活性層３２においては高キ
ヤリア濃度の半導体、高移動度の半導体或は高ド
リフト速度の半導体をもつて構成することができ
るので、シヨツトキ接合特性に無関係に低ｒ_s、
高移動度チヤンネル、高濃度チヤンネル、高ドリ
フト速度チヤンネルが得られる。又、高抵抗層３
３は必要最小限の巾に形成されるので、ゲート容
量Cgが小さく出来、且つソース電極Ｓ及びドレ
イン電極Ｄと、ゲート電極Ｇとは同一平面になく
段差をもつて形成されるので、ソース・ゲート間
容量及びゲート・ソース間容量が小さくなる。さ
らにゲート電極Ｇはソース・ドレイン間隔未満で
高抵抗層３３の巾より大きい巾に形成でき、且つ
厚みはいくらでも厚く形成できるので、ゲート電
極抵抗が大巾に減少される。そして、製造に際し
ては、セルフ・アライン法とサイドエツチング法
の組合せによつて行なわれるので再現性及び制御
性が良い。特にマスク合せ工程が１回だけであ
り、しかもそのマスク巾がゲート長でなく、ソー
ス・ドレイン間隔であるので精度的に予裕があ
り、このため微細寸法のデバイスでも容易に且つ
精度よく作ることができる。

上述せる如く、本発明によれば、接合耐圧が高
く、良好な高周波特性を有する高性能の接合型電
界効果トランジスタ、即ちPN接合型、或はシヨ
ツトキ接合型のいずれをも得られるもので、斯種
接合型電界効果トランジスタの利用拡大を図るこ
とが出来る。

【図面の簡単な説明】

第１図は従来のPN接合型電界効果トランジス
タの例を示す断面図、第２図及び第３図は夫々従
来のシヨツトキ接合型電界効果トランジスタの例
を示す断面図、第４図Ａ〜Ｉは本発明をPN接合
型電界効果トランジスタに適用した場合の工程
図、第５図は本発明のPN接合型電界効果トラン
ジスタの他の例を示す断面図、第６図Ａ〜Ｈは本
発明をシヨツトキ接合型電界効果トランジスタに
適用した場合の工程図である。 １３は第１の半導体層、１４は第２の半導体
層、１５は金属層、１６，１８はマスク、１９は
金属層である。

Claims (1)

【特許請求の範囲】
1. １ 基体の一主面上に順次第１の半導体層、第２
   の半導体層及びゲート電極となる金属層を形成す
   る工程と、ソース・ドレイン間隔に対応した巾の
   第１のマスクを介して上記金属層をサイドエツチ
   ングが生ずるように選択エツチングしてゲート電
   極を形成する工程と、該ゲート電極の側部を第２
   のマスクで被覆し、上記第１及び第２のマスクを
   介して上記第２の半導体層をサイドエツチングが
   生ずるように選択エツチングする工程と、金属を
   全面蒸着して後上記第１及び第２のマスクを除去
   して上記第１の半導体層にソース電極及びドレイ
   ン電極を形成する工程とを有して成る半導体装置
   の製法。