JPH0677923A

JPH0677923A - 速度変換回路

Info

Publication number: JPH0677923A
Application number: JP5079641A
Authority: JP
Inventors: Yasutaka Kozaru; 康敬小猿
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1992-06-25
Filing date: 1993-04-06
Publication date: 1994-03-18

Abstract

(57)【要約】【目的】挿入ビットが集中配置されているフレーム構
成の同期化信号を、少容量の高速バッファメモリで得る
ことを目的とする。【構成】同期化信号を駆動する同期化クロックから挿
入ビットのクロックを停止したクロックを生成する読み
出しクロック発生回路と、低次群信号を書き込みクロッ
ク信号に従って記憶し、読み出しクロック信号に従って
出力を得るセクション・オーバ・ヘッド部の１行の半分
以下の容量を持つバッファメモリと、この出力を受け
て、バッファメモリの動作クロックよりも遅い速度で動
作し所定の同期化信号を得る並べ替え回路とを備えた。
または、同期化信号を駆動する同期化パルスに同期した
クロックを出力する位相同期回路と、上記出力から第１
の挿入ビット部を除いたクロックを得る第１の読み出し
クロック発生回路と、それにより読み出される第１のバ
ッファメモリと、第２の読み出しクロック発生回路と、
遅い速度で動作し所定の同期化信号を得る第２のバッフ
ァメモリとを備えた。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ディジタル通信機器に
おいて、入力されたデータ信号の速度を異なる速度のク
ロック信号にデータを同期させる速度変換回路に関す
る。

【０００２】

【従来の技術】図１４は、例えば「やさしいディジタル
伝送」（昭和５９年４月株式会社オーム社発行Ｐ．１０
８）に示された従来の速度変換回路のブロック図であ
る。図において、１は外部より入力された低次群信号７
が、その低次群信号のクロック信号８に従って書き込ま
れるバッファメモリ回路１であり、２は同期化パルスを
出力するための同期化クロック発振器である。３は挿入
ビットに相当するタイムスロットのクロック信号を停止
したクロック信号を出力する読み出しクロック発生回路
で、４は前記バッファメモリ回路１への書き込みクロッ
ク信号８と後記する読み出しクロック信号１２の位相を
比較し、その比較結果に応じてスタッフ要求信号１１を
出力する位相比較器である。５は前記位相比較器４から
のスタッフ要求信号１１に従って、前記読み出しクロッ
ク発生回路からの出力クロック信号１０に対して、スタ
ッフパルス挿入のタイムスロットに相当するクロック信
号を停止するスタッフ制御回路５である。

【０００３】次に、動作について説明する。まず、低次
群信号７及び低次群書き込みクロック信号８がバッファ
メモリ回路１に入力される。バッファメモリ回路１から
は、後記する読み出しクロック信号１２に従い同期化信
号１５が出力される。

【０００４】同期化クロック発振器２からの同期化パル
ス９が読み出しクロック発生回路３に入力される。読み
出しクロック発生回路３からは、挿入ビットに相当する
タイムスロットのクロック信号を停止したクロック信号
１０が出力される。図１５は、読み出しクロック発生回
路３の一例であり、１６はＲＯＭ、１７はオアゲートで
ある。ＲＯＭからは、挿入ビットに相当するタイムスロ
ットのクロック信号を停止させるクロック禁止パルス１
８が出力される。オアゲート１７は、前記ＲＯＭ１６か
らのクロック禁止パルス１８と同期化パルス９の論理和
をとり、同期化クロック信号１０を出力する。

【０００５】前記スタッフ制御回路５からは、後記する
スタッフ要求信号１１が有意のとき、パルススタッフィ
ングを実行し、スタッフパルス挿入のタイムスロットに
相当するクロック信号を停止した読み出しクロック信号
１２を前記バッファメモリ回路１、および後記する位相
比較器４に入力する。

【０００６】位相比較器４には、前記低次群書き込みク
ロック信号８と前記読み出しクロック信号１２が入力さ
れる。

【０００７】位相比較器４では、前記低次群書き込みク
ロック信号８と前記読み出しクロック信号１２がバッフ
ァメモリ回路からのデータ信号を二度読み、または読み
落としすることを防ぐため、前記低次群書き込みクロッ
ク信号８と前記読み出しクロック信号１２の位相を監視
して、位相関係が悪化したときには、有意スタッフ要求
信号１１を前記スタッフ制御回路に出力する。

【０００８】ところで、図１６の（１９ａ）は、ＣＣＩ
ＴＴ勧告Ｇ．７０８に示された９行×２７０バイトの構
造をもつＳＴＭ−１のフレーム構成図である。また、１
９ｃはセクションオーバヘッド部（以下、ＳＯＨ部と称
す）、１９ｄはパスオーバヘッド部（以下、ＰＯＨ部と
称す）、１９ｅはペイロード部である。ＳＴＭ−１の伝
送速度の規格化により、図１４における同期化クロック
発振器２の出力周波数は、１５５．５２ＭＨｚとなる。

【０００９】１３９．２６４Ｍｂｉｔ／ｓの信号をＳＴ
Ｍ−１フレームのペイロード部１９ｅにデータをマッピ
ングする場合のフレーム構成は、ＣＣＩＴＴ勧告Ｇ．７
０９に示されており、図１６の（１９ｂ）の構造をも
つ。図において、１９ｆはＷバイトであり、８ビットの
情報ビットより構成される。１９ｇはＸバイトであり、
１ビットのスタッフ指定ビットと５ビットの固定スタッ
フビットと２ビットのオーバヘッドビットより構成され
る。１９ｈはＹバイトであり、８ビットの固定スタッフ
ビットより構成される。１９ｉはＺバイトであり、６ビ
ットの情報ビットと１ビットのスタッフビットと１ビッ
トの固定スタッフビットより構成される。

【００１０】ここで挿入ビットは、ＳＴＭ−１フレーム
（１９ａ）におけるＳＯＨ部１９ｃ、ＰＯＨ部１９ｄ、
およびＸバイト１９ｇ、Ｙバイト１９ｈ、Ｚバイト１９
ｉの固定スタッフビットである。挿入ビットのタイムス
ロットを確保するには、通常同期化パルス９に対して挿
入ビットに相当するタイムスロットのクロック信号を停
止させる手法を用いる。図１７に図１６の１９ａ，１９
ｂの９行のうちの先頭部分（１行目）を例にした場合の
読み出しクロック発生回路３の各部波形を示す。ＲＯＭ
１６からは、前記した挿入ビットに相当するタイムスロ
ットの同期化クロック信号９を禁止するためのクロック
禁止パルス１８ａが出力され、オアゲート１７は前記ク
ロック禁止パルス１８ａに従った同期化クロック信号１
０ａを出力する。

【００１１】図１８は、時刻２０ｄにおいて、前記書き
込みクロック信号８と前記同期化クロック信号１２の位
相差がないとき、実線表示の２０ａで、前記書き込みク
ロック信号８と前記同期化クロック信号１２の位相関係
を示している。

【００１２】２０ａにおける最大の位相変動は、時刻２
０ｂと時刻２０ｃにおける位相変動であり、この位相変
動を吸収し、バッファメモリ回路１の性能に対して所期
の特性を得るためのＤＦＦの容量は、最低８５〜８６ビ
ットで達成することができる。ところで問題なのは、こ
こで用いられるＤＦＦは、高速動作が要求されるためＥ
ＣＬのＤＦＦが用いられる。

【００１３】

【発明が解決しようとする課題】従来の速度変換回路
は、以上のように構成されていたので挿入ビットが集中
配置されたフレーム構成に速度変換するときには、大容
量の高速動作のバッファメモリ回路が必要であるという
課題があった。

【００１４】この発明は、上記のような課題を解決する
ためになされたもので、書き込みクロック信号と読み出
しクロック信号の位相変動を小さくし、高速動作のバッ
ファメモリ回路の容量を小さくすることを目的とする。

【００１５】

【課題を解決するための手段】この発明にかかわる速度
変換回路は、予め挿入ビットを分散配置させているとし
て、同期化信号を駆動する同期化クロックから挿入ビッ
トのクロックを停止した読み出しクロックを生成する読
み出しクロック発生回路と、低次群信号を書き込みクロ
ック信号に従って記憶し、上記読み出しクロック信号に
従って出力を得る、多くともセクション・オーバ・ヘッ
ド部の１行の半分以下の容量を持つバッファメモリと、
このバッファメモリの出力を受けて、上記バッファメモ
リの動作クロックよりも遅い速度で動作し、所定の同期
化信号を得る並べ替え回路とを備えた。また請求項２の
発明の速度変換回路は、同期化信号を駆動する同期化パ
ルスに同期した情報伝送クロックを出力する位相同期回
路と、上記情報伝送クロックから第１の挿入ビットのク
ロックを停止した読み出しクロックを生成する第１の読
み出しクロック発生回路と、低次群信号を書き込みクロ
ック信号に従って記憶し、上記第１の読み出しクロック
信号に従って出力を得る、多くともセクション・オーバ
・ヘッド部の１行の半分以下の容量を持つ第１のバッフ
ァメモリと、上記同期化パルスから第２の挿入ビットの
クロックを停止した読み出しクロックを生成する第２の
読み出しクロック発生回路と、上記第１のバッファメモ
リの出力を受けて、上記第１のバッファメモリの動作ク
ロックよりも遅い速度で動作し、所定の信号を挿入し、
所定の同期化信号を得る第２のバッファメモリとを備え
た。また請求項３の発明の速度変換回路は、請求項２の
位相同期回路において、第１の読み出しクロックの特定
分周値と、同期化パルスの特定分周値を比較して同期エ
ッジを生成するエッジ検出回路を備え、第１の読み出し
クロック発生回路と第２のクロック発生回路の位相同期
をとるようにした。

【００１６】

【作用】この発明における速度変換回路は、書き込みク
ロック信号と読み出しクロック信号との位相変動を小さ
くしてスタッフィングをする。従ってそのためのバッフ
ァメモリは小容量となり、その後バッファメモリ出力
は、あらためて低速動作の並べ替え回路で同期化信号に
並び替えられる。請求項２の速度変換回路は、第１の高
速バッファにおける書き込みクロック信号と第１の読み
出しクロック信号との位相変動が更に小さくなり、バッ
ファ容量が更に小容量となる。その後第１のバッファメ
モリ出力は、低速動作の第２のバッファメモリにおいて
必要な挿入ビットが組み込まれて、同期化信号として出
力される。

【００１７】

【実施例】実施例１．以下、この発明の一実施例を図に
ついて説明する。図１において、６は新規に分散配置さ
れた挿入ビットの並べ替えを行う並べ替え回路である。
また、３０は本願の主要な構成要素である小容量の高速
動作のバッファメモリ回路である。その他の構成要素
は、従来例と同様の動作をし、対応する番号で表示して
ある。但し、読み出しクロック発生回路３中のＲＯＭ１
６のパルスのパターンは異なる。

【００１８】次に動作を説明する。低次群信号７がバッ
ファメモリ回路３０に入力される。低次群書き込みクロ
ック信号８がバッファメモリ回路１と位相比較器４に入
力される。同期化クロック発振器２から同期化クロック
パルス９が出力される。読み出しクロック発生回路３
は、前記同期化クロックパルス９を入力とし、図２の１
３に示したフレーム構成となるように同期化クロック信
号１０を出力する。従来例の図７のペイロードの１行目
と比較すると、Ｓ１からＳ９とＰ１の位置に挿入ビット
が入っている部分に違いがある。前記読み出しクロック
発生回路３は、従来例の読み出しクロック発生回路３と
同一の構成である。

【００１９】スタッフ制御回路５は、前記読み出しクロ
ック発生回路３からの同期化クロック信号１０を入力と
し、前記位相比較器４からのスタッフ要求信号が有意の
時、パルススタッフィングを行う。前記位相比較器４
は、低次群書き込みクロック信号８と前記スタッフ制御
回路５からの読み出しクロック信号の位相を監視し、前
記低次群書き込みクロック信号８と後記するスタッフ制
御回路５からの読み出しクロック信号の位相が、悪化
し、データの二度読み、読み落としが起きないようにス
タッフ要求信号１１を出力する。このときのスタッフ制
御回路５からのパルス列のパターンが従来例と異なる。

【００２０】ここで、従来例と異なる部分を説明する。
前記読み出しクロック発生回路３の動作を図２、図３、
図１５を用いて、詳細に述べる。図１５のＲＯＭ１６か
らは、そのパターンを変更した図２の１３の挿入ビット
のタイムスロットに相当するクロック禁止パルス１８ｂ
が出力される。そのため、オアゲート１７からは、図３
に示す読み出しクロック信号１０ｂが出力される。バッ
ファメモリ回路３０からは、図２の１３に示すデータ列
で同期化信号１３が出力される。並べ替え回路６は、大
容量のバッファをもっていて、前記同期化信号１３を入
力とし、ＣＣＩＴＴ勧告のフレームフォーマットを満足
するデータ列となるようにデータを並べ替え、同期化信
号１４として出力する。

【００２１】次に、図４に並べ替え回路６の一例の構成
を示す。図において、２１は、直列／並列変換回路、２
２は並列／直列変換回路、２３ａ〜２３ｈはバッファメ
モリである。図２と図４を用いて並べ替え回路６の動作
を詳細に説明する。

【００２２】バッファメモリ回路３０からの出力信号１
３は、直列／並列変換回路２１に入力され、８並列信号
１３ａ〜１３ｈに変換される。次に、８並列信号１３ａ
〜１３ｈにおける情報ビットは、それぞれバッファメモ
リ２３ａ〜２３ｈに書き込まれる。前記バッファメモリ
２３ａ〜２３ｈからは、挿入ビットに相当するタイムス
ロットが１３ｉ〜１３ｐとなるように情報ビットを読み
出す。並列／直列変換回路２２は、前記バッファメモリ
からの出力信号１３ｉ〜１３ｐを入力とし、８並列信号
を直列に変換し、同期化信号１４として出力する。

【００２３】次に、前記したように、あらかじめ挿入ビ
ットを１バイトごとに分散配置してバッファメモリ回路
３０で速度変換したときの書き込みクロック信号と読み
出しクロック信号の位相変動を、図１８の一点鎖点表示
の２４ａに示す。ここで、従来例と同様に時刻２０ｄに
おける書き込みクロック信号と読み出しクロック信号の
位相差は、ないものとする。２４ａにおける最大の位相
変動は、時刻２４ｂと時刻２４ｃにおける位相変動であ
る。この位相変動を吸収し、バッファメモリ回路１の性
能に対して所期の特性を得るためのＤＦＦの容量は、最
低３３〜３４ビットで達成することができる。

【００２４】実施例２．なお、上記実施例ではフレーム
内に分散配置する挿入ビットを１バイト単位で分散した
が分散配置するビット数に制限はなく、例えば１ビット
ごとに分散配置させても、上記実施例と同様またはそれ
以上の効果がある。

【００２５】実施例３．この発明の他の実施例を図につ
いて説明する。図５は、高速バッファの量を更に少なく
した本実施例による速度変換回路の構成図である。図に
おいて、３１は位相同期回路、３２は第１の読み出しク
ロック発生回路、３３は第１のバッファメモリ回路、３
４は直列・並列変換回路、３５は第２の読み出しクロッ
ク発生回路、３６は第２のバッファメモリ回路、３７は
並列・直列変換回路である。その他の構成要素は、従来
例と同様の動作をし、対応する番号で表示している。本
実施例における位相同期回路３１の構成例を図６に示
す。図６において、３１ａは第１の分周器、３１ｂは位
相比較器、３１ｃはローパスフィルタ、３１ｄは電圧制
御発振器、３１ｅは第２の分周器、３１ｆは第１のエッ
ジ検出回路、３１ｇは第２のエッジ検出回路である。本
実施例における前記電圧制御発振器３１ｄの中心発振周
波数ｆ₀ は、前記ＳＴＭ−１のペイロード部の情報伝送
クロック周波数に設定するので、ｆ₀ ＝２６０×８×９×８（ＫＨｚ）＝１４９．７６ＭＨｚとなる。

【００２６】次に動作について説明する。低次群信号７
が低次群書き込みクロック８に従って第１のバッファメ
モリ回路３３に入力される。また、前記低次群書き込み
クロック８は位相比較器４にも入力される。同期化クロ
ック発振器２からは同期化パルス９が出力される。位相
同期回路３１は、前記同期化パルス９に同期したＳＴＭ
−１のペイロード部の情報伝送クロック３８を出力す
る。

【００２７】この詳細は以下のようになる。第１の分周
器３１ａは、同期化パルス９を入力とし、１／Ｍ分周し
た出力クロックを後記する位相比較器３１ｂと第１のエ
ッジ検出回路３１ｆに与える。第２の分周器３１ｅは、
前記電圧制御発振器３１ｄからの情報伝送クロック３８
を入力とし、１／Ｎ分周した出力クロックを後記する位
相比較器３１ｂと第２のエッジ検出回路３１ｇに与え
る。本実施例における第１の分周器３１ａの分周比を１
／Ｍ、第２の分周器の分周比を１／Ｎとしたとき、例え
ば各分周比は、以下のように設定できる。１／Ｍ＝１／（２７０×８）１／Ｎ＝１／（２６０×８）つまり、前記第１の分周器３１ａと、第２の分周器３１
ｂからの出力クロックの周波数が一致するように各分周
比を設定する。こうすると、前記位相比較器３１ｂは、
前記第１の分周器３１ａと第２の分周器３１ｂからの出
力クロックの位相差を検出することになり、後記するロ
ーパスフィルタ３１ｃに差を出力する。前記ローパスフ
ィルタ３１ｃからは、高周波成分がカットされて平均信
号が出力される。前記電圧制御発振器３１ｄは、前記ロ
ーパスフィルタ３１ｃの出力信号に従った情報伝送クロ
ック３８を出力する。以上のようにして、同期化パルス
９に同期した情報伝送クロック３８を生成できる。

【００２８】次に、第１のエッジ検出回路３１ｆと、第
２のエッジ検出回路３１ｇの動作について、図６、図７
を用いて説明する。前記同期化パルス９に情報伝送クロ
ック３８が同期しているとき、第１の分周器３１ａの出
力信号３１ｈと第２の分周器３１ｅの出力信号３１ｉの
位相関係が図７に示すように時刻５０、時刻５１で立ち
上がりが一致するように同期していたとする。このと
き、第１のエッジ検出回路３１ｆからは、前記第１の分
周器３１ａからの出力信号３１ｈの立ち上がり検出信号
４５を出力し、第２のエッジ検出回路３１ｇからは、前
記第２の分周器３１ｅからの出力信号３１ｉの立ち上が
り検出信号４６を出力する。第１のエッジ検出回路３１
ｆからの出力信号４５は前記第２の読み出しクロック発
生回路３５に入力され、第２のエッジ検出回路３１ｇか
らの出力信号４６は前記第１の読み出しクロック発生回
路３２に入力される。こうして２つのエッジ検出回路の
同期がとれ、後記する第１の読み出しクロック発生回路
３２を構成するＲＯＭと、第２の読み出しクロック発生
回路３５を構成するＲＯＭのアドレスを周期的にに一致
させることができる。つまり、前記した２つのＲＯＭを
同期状態で制御できる。

【００２９】元に戻って高速バッファメモリ部分の動作
を説明する。この読み出しタイミングを決める第１の読
み出しクロック発生回路３２の構成例を図８に示す。３
２ａはＲＯＭ、３２ｂはオアゲートである。前記オアゲ
ート３２ｂからは、図９の３９に示したフレーム構成と
なるように第１の同期化クロック４０を出力する。実施
例１との違いは、実施例１ではＳ１〜Ｓ９，Ｐ１の挿入
ビットを入れたが、本実施例では挿入の必要がない。従
来例の読み出しクロック発生回路３との違いは、動作ク
ロックが同期化パルス９から情報伝送クロック３８に変
更されることと、ＲＯＭのアドレスが前記第２のエッジ
検出回路３１ｇからの出力信号４６で周期的にリセット
され、後記する第２の読み出しクロック発生回路３５を
構成するＲＯＭと同期して動作している点にある。ま
た、ＳＯＨ部、ＰＯＨ部に相当する挿入ビットが配置さ
れない点も従来例とは異なる。

【００３０】スタッフ制御回路５は、前記第１の読み出
しクロック発生回路３２からの第１の同期化クロック４
０を入力とし、前記位相比較器４からのスタッフ要求信
号１１が有意のときパルススタッフィングを行う。前記
位相比較器４は、低次群書き込みクロック８と前記スタ
ッフ制御回路５からの読み出しクロック１２の位相を監
視している。そして前記低次群書き込みクロック８と前
記スタッフ制御回路５からの読み出しクロックの位相が
悪化し、データの二度読み、読み落としが起きないよう
にスタッフ要求信号１１を出力する。この時、スタッフ
制御回路５からのパルス列のパターンが従来と異なる。

【００３１】これまでと異なる部分を中心に、動作を説
明する。まず、前記第１の読み出しクロック発生回路３
２の動作を述べる。図８のＲＯＭ３２ａからは、前記第
２のエッジ検出回路３１ｇからの出力信号４６を基準と
して前記Ｘバイト、Ｙバイト、Ｚバイトの固定スタッフ
ビットと、オーバヘッドビット、スタッフ指定ビットの
タイムスロットに相当するクロック禁止パルス３２ｄが
出力される。そのため、オアゲート３２ｂからは、図１
０に示す読み出しクロック４０が出力され、第１のバッ
ファメモリ回路３３からは、図９の３９に示すデータ列
が出力される。この実施例では、入力信号列は出力信号
列３９と同じであり、書き込みクロックと第１の読み出
しクロックの周期差が少ないので、第１のバッファメモ
リ３３の容量は更に小さくてすむ。

【００３２】前記第１のバッファメモリ回路３３からの
出力信号は、前記直列・並列変換回路３４に入力され、
ＲＯＭ３２ａから出力される前記情報伝送クロック３８
を１／８分周したクロック４１をもとに後記の８並列信
号４３ａ〜４３ｈに変換される。

【００３３】図１１は、第２の読み出しクロック発生回
路の構成例を示す図であり、図１２はその動作を説明す
るタイミング図である。第２の読み出しクロック発生回
路３５の構成は、前記第１の読み出しクロック発生回路
３５の構成と同様である。図１１および図１２を用いて
動作を詳細に説明する。図１１において、３５ａはＲＯ
Ｍ、３５ｂはオアゲートである。前記ＲＯＭ３５ａは、
同期化パルス９で動作し、前記第１のエッジ検出回路３
１ｆの出力信号４５でリセットされる。このリセットで
前記第１の読み出しクロック発生回路３２を構成するＲ
ＯＭ３２ａと同期して動作をする。前記ＲＯＭ３５ａか
らは、同期化クロックを１／８分周したクロック３５ｃ
を出力する。また、３５ｂはオアゲートであり、前記同
期化クロックを１／８分周したクロック３５ｃから前記
ＳＯＨ部、ＰＯＨ部に相当するクロックをクロック禁止
パルス３５ｄをもちいて停止させた第２の同期化クロッ
ク４２を出力する。こうして図９の１０Ｒビットが挿入
される。更に、第２のバッファメモリ回路３６の出力信
号は、後記の図９の４４ａ〜４４ｈとなる。

【００３４】図１３は、第２のバッファメモリ回路３６
の構成例を示す図である。図において、３６ａ〜３６ｈ
は低速動作のバッファメモリである。第２のバッファメ
モリ回路３６は、前記直列・並列変換回路３４の出力信
号および情報伝送クロックを１／８分周したクロックで
動作するため、動作速度は低速である。しかしながら、
並列処理しているためバッファメモリの容量は大きくな
る。

【００３５】第２のバッファメモリ回路３６の出力信号
が並列・直列変換回路３７に入力される。並列・直列変
換回路３７からは、図９に示す所期の同期化データ１５
が出力される。

【００３６】ところで、第１のバッファメモリ回路の書
き込み・読み出し動作の位相変動を説明する。同期化パ
ルス９に同期した情報伝送クロックを用いて、前記Ｘバ
イト、Ｙバイト、Ｚバイトの固定スタッフビット、オー
バヘッドビット、スタッフ指定ビット、スタッフビット
を挿入し、速度変換をしたときの第１のバッファメモリ
回路の書き込みクロックと読み出しクロックの位相変動
を、図１９の一点鎖線表示の２４ｅに示す。ここで、従
来例と同様に時刻２０ｄにおける書き込みクロックと読
み出しクロックの位相差は、ないものとする。２４ｅに
おける最大の位相変動は、時刻２４ｂと時刻２４ｃにお
ける位相変動である。この位相変動を吸収し、第１のバ
ッファメモリ回路３３の性能に対して所期の特性を得る
ためのＤＦＦの容量は最低２１〜２２ビットで達成する
ことができる。これは、図１８に示す実施例１の２４ａ
の位相変動よりも小さい。つまり、バッファは更に小容
量でよい。

【００３７】上記実施例での位相同期回路は、第２の分
周器の分周比率１／（２６０×８）に対し、第１の分周
比率を１／（２７０×８）に設定した。つまり、第１の
読み出しクロックと同期化パルスの比を上記のように
し、その位相一致点を位相比較器３１ｂで検出して同期
をとっていた。そしてエッジ検出回路の同期をとり、図
９に示す３９のＷ位置または４３ａ〜４３ｈのＷ位置を
検出し、第２のバッファメモリ回路３６で１０ビットの
固定スタッフビットを挿入するようにしている。

【００３８】

【発明の効果】以上のように、この発明によれば、挿入
ビットをあらかじめ分散配置させて速度変換を行い、後
に挿入ビットの並べ替えを行うようにしたので、最初の
部分は書き込みクロック信号に対する読み出しクロック
信号の位相変動が小さく、高速動作のバッファメモリ回
路の容量を小さくできる効果がある。更に請求項２の発
明では、最初に同期化パルスに同期した情報伝送クロッ
クでペイロード部分の速度変換を行い、その後、ＳＯＨ
部およびＰＯＨ部を挿入する速度変換を行うようにした
ので、高速バッファの部分は更に位相変動が小さく、高
速動作のバッファメモリ回路の容量を小さくできる効果
がある。

【図面の簡単な説明】

【図１】この発明の一実施例における速度変換回路のブ
ロック構成図である。

【図２】この発明の一実施例における速度変換回路の各
部出力波形の説明図である。

【図３】この発明の一実施例における速度変換回路の読
み出しクロック発生回路の各部出力波形を示す図であ
る。

【図４】この発明の一実施例における速度変換回路の並
べ替え回路のブロック構成図である。

【図５】この発明の実施例３における速度変換回路のブ
ロック構成図である。

【図６】実施例３における速度変換回路の位相同期回路
のブロック構成図である。

【図７】実施例３における速度変換回路の位相同期回路
の各部出力波形を示す図である。

【図８】実施例３における速度変換回路の第１の読み出
しクロック発生回路のブロック構成図である。

【図９】実施例３における速度変換回路の第１のバッフ
ァメモリ、直列・並列変換回路、第２のバッファメモ
リ、並列・直列変換回路の各部出力波形を示す図であ
る。

【図１０】実施例３における速度変換回路の第１の読み
出しクロック発生回路の各部出力波形を示す図である。

【図１１】実施例３における速度変換回路の第２の読み
出しクロック発生回路のブロック構成図である。

【図１２】実施例３における速度変換回路の第１の読み
出しクロック発生回路の各部出力波形を示す図である。

【図１３】実施例３における速度変換回路の第２のバッ
ファメモリ回路のブロック構成図である。

【図１４】従来の速度変換回路のブロック構成図であ
る。

【図１５】読み出しクロック発生回路のブロック構成図
である。

【図１６】ＣＣＩＴＴに示されたＳＴＭ−１フレーム構
成図および１３９．２６４ＭＨｚ信号のＳＴＭ−１マッ
ピング構成図である。

【図１７】従来の読み出しクロック発生回路の各部出力
波形を示す図である。

【図１８】バッファメモリへの書き込みクロックに対す
る読み出しクロックの位相変動を示す図である。

【図１９】実施例３における第１のバッファメモリへの
書き込みクロックに対する読み出しクロックの位相変動
を示す図である。

【符号の説明】

２同期化クロック発振器４位相比較器５スタッフ制御回路６並べ替え回路３０バッファメモリ回路３１位相同期回路３２第１の読み出しクロック発生回路３３第１のバッファメモリ回路３４直列・並列変換回路３５第２の読み出しクロック発生回路３６第２のバッファメモリ回路３７並列・直列変換回路

【手続補正書】

【提出日】平成５年６月２２日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】００１９

【補正方法】変更

【補正内容】

【００１９】スタッフ制御回路５は、前記読み出しクロ
ック発生回路３からの同期化クロック信号１０を入力と
し、前記位相比較器４からのスタッフ要求信号が有意の
時、パルススタッフィングを行う。前記位相比較器４
は、低次群書き込みクロック信号８と前記スタッフ制御
回路５からの読み出しクロック信号の位相を監視し、前
記低次群書き込みクロック信号８と後記するスタッフ制
御回路５からの読み出しクロック信号の位相が、悪化
し、データの二度読み、読み落としが起きないようにス
タッフ要求信号１１を出力する。

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】００３０

【補正方法】変更

【補正内容】

【００３０】スタッフ制御回路５は、前記第１の読み出
しクロック発生回路３２からの第１の同期化クロック４
０を入力とし、前記位相比較器４からのスタッフ要求信
号１１が有意のときパルススタッフィングを行う。前記
位相比較器４は、低次群書き込みクロック８と前記スタ
ッフ制御回路５からの読み出しクロック１２の位相を監
視している。そして前記低次群書き込みクロック８と前
記スタッフ制御回路５からの読み出しクロックの位相が
悪化し、データの二度読み、読み落としが起きないよう
にスタッフ要求信号１１を出力する。

【手続補正３】

【補正対象書類名】明細書

【補正対象項目名】００３１

【補正方法】変更

【補正内容】

【００３１】これまでと異なる部分を中心に、動作を説
明する。まず、前記第１の読み出しクロック発生回路３
２の動作を述べる。図８のＲＯＭ３２ａからは、前記第
２のエッジ検出回路３１ｇからの出力信号４６を基準と
して前記Ｘバイト、Ｙバイト、Ｚバイトの固定スタッフ
ビットと、オーバヘッドビット、スタッフ指定ビットの
タイムスロットに相当するクロック禁止パルス３２ｄが
出力される。そのため、オアゲート３２ｂからは、図１
０に示す読み出しクロック４０が出力され、第１のバッ
ファメモリ回路３３からは、図９の３９に示すデータ列
が出力される。

【手続補正４】

【補正対象書類名】明細書

【補正対象項目名】００３７

【補正方法】変更

【補正内容】

【００３７】上記実施例での位相同期回路は、第２の分
周器の分周比１／（２６０×８）に対し、第１の分周比
を１／（２７０×８）に設定した。つまり、第１の読み
出しクロックと同期化パルスの比を上記のようにし、そ
の位相一致点を位相比較器３１ｂで検出して同期をとっ
ていた。そしてエッジ検出回路の同期をとり、図９に示
す３９のＷ位置または４３ａ〜４３ｈのＷ位置を検出
し、第２のバッファメモリ回路３６で１０ビットの固定
スタッフビットを挿入するようにしている。

【手続補正５】

【補正対象書類名】図面

【補正対象項目名】図１１

【補正方法】変更

【補正内容】

【図１１】

Claims

【特許請求の範囲】

【請求項１】同期化信号を駆動する同期化クロックか
ら挿入ビットのクロックを停止した読み出しクロックを
生成する読み出しクロック発生回路と、低次群信号を書き込みクロック信号に従って記憶し、上
記読み出しクロック信号に従って出力を得る、多くとも
セクション・オーバ・ヘッド部の１行の半分以下の容量
を持つバッファメモリと、上記バッファメモリの出力を受けて、上記バッファメモ
リの動作クロックよりも遅い速度で動作し、所定の同期
化信号を得る並べ替え回路とを備えた速度変換回路。
【請求項２】同期化信号を駆動する同期化パルスに同
期した情報伝送クロックを出力する位相同期回路と、上記情報伝送クロックから第１の挿入ビットのクロック
を停止した読み出しクロックを生成する第１の読み出し
クロック発生回路と、低次群信号を書き込みクロック信号に従って記憶し、上
記第１の読み出しクロック信号に従って出力を得る、多
くともセクション・オーバ・ヘッド部の１行の半分以下
の容量を持つ第１のバッファメモリと、上記同期化パルスから第２の挿入ビットのクロックを停
止した読み出しクロックを生成する第２の読み出しクロ
ック発生回路と、上記第１のバッファメモリの出力を受けて、上記第１の
バッファメモリの動作クロックよりも遅い速度で動作
し、所定の信号を挿入し、所定の同期化信号を得る第２
のバッファメモリとを備えた速度変換回路。
【請求項３】上記位相同期回路において、上記第１の
読み出しクロックの特定分周値と、上記同期化パルスの
特定分周値を比較して同期エッジを生成するエッジ検出
回路を備えたことを特徴とする請求項２記載の速度変換
回路。