JPH0677984A - Ａｔｍスイッチにおけるセル読出制御方式 - Google Patents
Ａｔｍスイッチにおけるセル読出制御方式Info
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- JPH0677984A JPH0677984A JP23006092A JP23006092A JPH0677984A JP H0677984 A JPH0677984 A JP H0677984A JP 23006092 A JP23006092 A JP 23006092A JP 23006092 A JP23006092 A JP 23006092A JP H0677984 A JPH0677984 A JP H0677984A
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Abstract
(57)【要約】
【目的】 本発明は、クロスポイント・バッファ型のＡ
ＴＭスイッチにおけるセル読出制御方式に関し、セルの
到着順序を管理するメモリをクロスポイント毎に分散配
置することにより、１種類のＬＳＩチップのみにて実現
できるようにすることを目的とする。 【構成】 各クロスポイントに配置されるセルバッファ
１−Ｉ毎に、セルバッファ１−Ｉへのセルの到着順序を
管理するＦＩＦＯメモリ２−Ｉと、ＦＩＦＯメモリ２−
Ｉからの出力に基づいて対応するセルバッファ１−Ｉよ
りセルを読み出すセル読出制御部３−Ｉとをそなえ、各
セル読出制御部３−Ｉ間を情報伝達網４でつなぎ、情報
伝達網４の情報を伝達させることにより、セル読出制御
部３−Ｉによる各セルバッファ１−Ｉからのセル読出し
を行なうように構成する。
ＴＭスイッチにおけるセル読出制御方式に関し、セルの
到着順序を管理するメモリをクロスポイント毎に分散配
置することにより、１種類のＬＳＩチップのみにて実現
できるようにすることを目的とする。 【構成】 各クロスポイントに配置されるセルバッファ
１−Ｉ毎に、セルバッファ１−Ｉへのセルの到着順序を
管理するＦＩＦＯメモリ２−Ｉと、ＦＩＦＯメモリ２−
Ｉからの出力に基づいて対応するセルバッファ１−Ｉよ
りセルを読み出すセル読出制御部３−Ｉとをそなえ、各
セル読出制御部３−Ｉ間を情報伝達網４でつなぎ、情報
伝達網４の情報を伝達させることにより、セル読出制御
部３−Ｉによる各セルバッファ１−Ｉからのセル読出し
を行なうように構成する。
Description
【０００１】
【産業上の利用分野】本発明は、クロスポイント・バッ
ファ型のＡＴＭスイッチにおけるセル読出制御方式に関
する。
ファ型のＡＴＭスイッチにおけるセル読出制御方式に関
する。
【０００２】
【従来の技術】ＡＴＭ交換機では、情報をセル毎に分解
し、セルフルーティングに基づいて情報の交換を行なっ
ている。ＡＴＭスイッチの構成の一つとして、クロスポ
イント・バッファ型のものを図１２に示す。この図１２
に示すように、クロスポイント・バッファ型ＡＴＭスイ
ッチでは、入力ハイウェイと出力ハイウェイ間のクロス
ポイントにバッファ４０を置く構成となっている。かか
るクロスポイント・バッファ構成は、スイッチの高速・
大容量化への適合性や増設性、ＬＳＩのリピータビリテ
ィが良いという特徴を持つ。
し、セルフルーティングに基づいて情報の交換を行なっ
ている。ＡＴＭスイッチの構成の一つとして、クロスポ
イント・バッファ型のものを図１２に示す。この図１２
に示すように、クロスポイント・バッファ型ＡＴＭスイ
ッチでは、入力ハイウェイと出力ハイウェイ間のクロス
ポイントにバッファ４０を置く構成となっている。かか
るクロスポイント・バッファ構成は、スイッチの高速・
大容量化への適合性や増設性、ＬＳＩのリピータビリテ
ィが良いという特徴を持つ。
【０００３】図１３はこのクロスポイント・バッファ構
成を用いたＡＴＭスイッチにおける従来のセル読出制御
方式を示すブロック図である。この図１３において、４
１−１，・・・，４１−Ｎは書き込み用アドレスフィル
タであり、この書き込み用アドレスフィルタ４１−Ｉ
（Ｉ＝１〜Ｎ；Ｎは自然数）は、対応する入力ハイウェ
イ上をセルが送られてくると、セルのヘッダ部分の情報
を読み出してからセルを対応するセル退避用ＦＩＦＯメ
モリ４２−Ｉへ送り出すとともに、対応する入力ハイウ
ェイの番号を到着順序管理用ＦＩＦＯメモリ４３に送る
ものである。
成を用いたＡＴＭスイッチにおける従来のセル読出制御
方式を示すブロック図である。この図１３において、４
１−１，・・・，４１−Ｎは書き込み用アドレスフィル
タであり、この書き込み用アドレスフィルタ４１−Ｉ
（Ｉ＝１〜Ｎ；Ｎは自然数）は、対応する入力ハイウェ
イ上をセルが送られてくると、セルのヘッダ部分の情報
を読み出してからセルを対応するセル退避用ＦＩＦＯメ
モリ４２−Ｉへ送り出すとともに、対応する入力ハイウ
ェイの番号を到着順序管理用ＦＩＦＯメモリ４３に送る
ものである。
【０００４】セル退避用ＦＩＦＯメモリ４２−Ｉは、対
応する書き込み用アドレスフィルタ４１−Ｉから送られ
てきたセルを到着順に蓄えておき、対応する読み出し用
アドレスアドレスフィルタ４５−Ｉの指示によって出力
ハイウェイにセルを到着順に送り出すものである。到着
順序管理用ＦＩＦＯメモリ４３は、書き込み用アドレス
フィルタ４１−Ｉから送られる入力ハイウェイ番号を到
着順に蓄えておき、出力ハイウェイが輻輳しないような
タイミングで到着順に出力するものである。なお、この
到着順序管理用ＦＩＦＯメモリ４３によって多重制御部
４４が構成される。
応する書き込み用アドレスフィルタ４１−Ｉから送られ
てきたセルを到着順に蓄えておき、対応する読み出し用
アドレスアドレスフィルタ４５−Ｉの指示によって出力
ハイウェイにセルを到着順に送り出すものである。到着
順序管理用ＦＩＦＯメモリ４３は、書き込み用アドレス
フィルタ４１−Ｉから送られる入力ハイウェイ番号を到
着順に蓄えておき、出力ハイウェイが輻輳しないような
タイミングで到着順に出力するものである。なお、この
到着順序管理用ＦＩＦＯメモリ４３によって多重制御部
４４が構成される。
【０００５】読み出し用アドレスアドレスフィルタ４５
−Ｉは、到着順序管理用ＦＩＦＯメモリ４３から出力さ
れる入力ハイウェイ番号が対応する入力ハイウェイのも
のであると、対応するセル退避用ＦＩＦＯメモリ４２−
Ｉへセルを一つ読み出すよう指示するものである。この
ような構成により、以下のような動作を行なう。
−Ｉは、到着順序管理用ＦＩＦＯメモリ４３から出力さ
れる入力ハイウェイ番号が対応する入力ハイウェイのも
のであると、対応するセル退避用ＦＩＦＯメモリ４２−
Ｉへセルを一つ読み出すよう指示するものである。この
ような構成により、以下のような動作を行なう。
【０００６】対応する入力ハイウェイ上をセルが送られ
てくると、書き込み用アドレスフィルタ４１−Ｉは、セ
ルのヘッダ部分の情報を読み出してからセルを対応する
セル退避用ＦＩＦＯメモリ４２−Ｉへ送り出すととも
に、対応する入力ハイウェイの番号を到着順序管理用Ｆ
ＩＦＯメモリ４３へ送る。セル退避用ＦＩＦＯメモリ４
２−Ｉは、対応する書き込み用アドレスフィルタ４１−
Ｉから送られてきたセルを到着順に蓄えておく。
てくると、書き込み用アドレスフィルタ４１−Ｉは、セ
ルのヘッダ部分の情報を読み出してからセルを対応する
セル退避用ＦＩＦＯメモリ４２−Ｉへ送り出すととも
に、対応する入力ハイウェイの番号を到着順序管理用Ｆ
ＩＦＯメモリ４３へ送る。セル退避用ＦＩＦＯメモリ４
２−Ｉは、対応する書き込み用アドレスフィルタ４１−
Ｉから送られてきたセルを到着順に蓄えておく。
【０００７】一方、到着順序管理用ＦＩＦＯメモリ４３
は入力ハイウェイの番号を到着順に蓄えておき、セル退
避用ＦＩＦＯメモリ４２−Ｉから出力されるセルによっ
て出力ハイウェイが輻輳しないようなタイミングで到着
順に入力ハイウェイ番号を出力する。読み出し用アドレ
スフィルタ４５−Ｉは到着順序管理用ＦＩＦＯメモリ４
３から出力される入力ハイウェイ番号が対応する入力ハ
イウェイのものであると、対応するセル退避用ＦＩＦＯ
メモリ４２−Ｉへセルを一つ読み出すように指示する。
すると、セル退避用ＦＩＦＯメモリ４２−Ｉは対応する
読み出し用アドレスフィルタ４５−Ｉからの指示に従っ
て到着順にセルを一つ読み出す。
は入力ハイウェイの番号を到着順に蓄えておき、セル退
避用ＦＩＦＯメモリ４２−Ｉから出力されるセルによっ
て出力ハイウェイが輻輳しないようなタイミングで到着
順に入力ハイウェイ番号を出力する。読み出し用アドレ
スフィルタ４５−Ｉは到着順序管理用ＦＩＦＯメモリ４
３から出力される入力ハイウェイ番号が対応する入力ハ
イウェイのものであると、対応するセル退避用ＦＩＦＯ
メモリ４２−Ｉへセルを一つ読み出すように指示する。
すると、セル退避用ＦＩＦＯメモリ４２−Ｉは対応する
読み出し用アドレスフィルタ４５−Ｉからの指示に従っ
て到着順にセルを一つ読み出す。
【０００８】以上述べてきたように、出力ハイウェイ毎
に到着順序管理用ＦＩＦＯメモリ４３を設けて、これに
セルの到着順序を集中的に管理させ、通話路混雑時に出
力ハイウェイが輻輳状態となって情報の紛失が生じたり
することのないようにしている。
に到着順序管理用ＦＩＦＯメモリ４３を設けて、これに
セルの到着順序を集中的に管理させ、通話路混雑時に出
力ハイウェイが輻輳状態となって情報の紛失が生じたり
することのないようにしている。
【０００９】
【発明が解決しようとする課題】しかしながら、このよ
うな従来のＡＴＭスイッチにおけるセル読出制御方式で
は、セルの到着順序を出力ハイウェイ毎に一つのメモリ
にて集中的に管理しているために、セル到着順序を管理
するメモリに用いるＬＳＩと入力ハイウェイと出力ハイ
ウェイのクロスポイントにおかれるバッファに用いるＬ
ＳＩとの２種類ものＬＳＩチップを用いなければならな
い。
うな従来のＡＴＭスイッチにおけるセル読出制御方式で
は、セルの到着順序を出力ハイウェイ毎に一つのメモリ
にて集中的に管理しているために、セル到着順序を管理
するメモリに用いるＬＳＩと入力ハイウェイと出力ハイ
ウェイのクロスポイントにおかれるバッファに用いるＬ
ＳＩとの２種類ものＬＳＩチップを用いなければならな
い。
【００１０】本発明は、このような課題に鑑み創案され
たもので、セルの到着順序を管理するメモリをクロスポ
イント毎に分散配置することにより、１種類のＬＳＩチ
ップのみにて実現できるようにした、ＡＴＭスイッチに
おけるセル読出制御方式を提供することを目的とする。
たもので、セルの到着順序を管理するメモリをクロスポ
イント毎に分散配置することにより、１種類のＬＳＩチ
ップのみにて実現できるようにした、ＡＴＭスイッチに
おけるセル読出制御方式を提供することを目的とする。
【００１１】
【課題を解決するための手段】図１は本発明の原理ブロ
ック図で、この図１において、１−Ｉ（Ｉ＝１〜Ｎ）は
セルバッファであり、このセルバッファ１−Ｉは、入力
ハイウェイからのセルを出力ハイウェイへ出力すべく入
力ハイウェイと出力ハイウェイとのクロスポイントに設
けられ、入力ハイウェイを通じて入力されてきたセルを
セル到着順に蓄積していくものである。
ック図で、この図１において、１−Ｉ（Ｉ＝１〜Ｎ）は
セルバッファであり、このセルバッファ１−Ｉは、入力
ハイウェイからのセルを出力ハイウェイへ出力すべく入
力ハイウェイと出力ハイウェイとのクロスポイントに設
けられ、入力ハイウェイを通じて入力されてきたセルを
セル到着順に蓄積していくものである。
【００１２】２−ＩはＦＩＦＯメモリであり、このＦＩ
ＦＯメモリ２−Ｉは対応するセルバッファ１−Ｉへのセ
ルの到着順序を管理するものである。３−Ｉはセル読出
制御部であり、このセル読出制御部３−Ｉは、対応する
ＦＩＦＯメモリ２−Ｉからの出力に基づいて対応するセ
ルバッファ１−Ｉよりセルを読み出すものである。
ＦＯメモリ２−Ｉは対応するセルバッファ１−Ｉへのセ
ルの到着順序を管理するものである。３−Ｉはセル読出
制御部であり、このセル読出制御部３−Ｉは、対応する
ＦＩＦＯメモリ２−Ｉからの出力に基づいて対応するセ
ルバッファ１−Ｉよりセルを読み出すものである。
【００１３】４は情報伝達網であり、この情報伝達網４
は、各セル読出制御部３−Ｉ間をつなぎ、所要の情報を
伝達するもである（請求項１）。なお、情報伝達網４と
して、各セル読出制御部３−Ｉ間をトークン伝達網でつ
なぐようにしても良く（請求項２）、あるいは、各セル
読出制御部３−Ｉ間を往路と復路からなる情報伝達網で
つなぐようにしても良い（請求項３）。
は、各セル読出制御部３−Ｉ間をつなぎ、所要の情報を
伝達するもである（請求項１）。なお、情報伝達網４と
して、各セル読出制御部３−Ｉ間をトークン伝達網でつ
なぐようにしても良く（請求項２）、あるいは、各セル
読出制御部３−Ｉ間を往路と復路からなる情報伝達網で
つなぐようにしても良い（請求項３）。
【００１４】
【作用】上述の本発明のＡＴＭスイッチにおけるセル読
出制御方式では、入力ハイウェイを通じて入力されてき
たセルはセルバッファ１−Ｉにて到着順に蓄積される。
また、セルの各セルバッファ１−Ｉ間での到着順序はＦ
ＩＦＯメモリ２−Ｉが管理する。セル読出制御部３−Ｉ
は、各セル読出制御部３−Ｉ間をつなぐ情報伝達網４の
伝達する所要の情報と、対応するＦＩＦＯメモリ２−Ｉ
からの出力に基づいて、対応するセルバッファ１−Ｉか
らセル読出しを行なう（請求項１）。
出制御方式では、入力ハイウェイを通じて入力されてき
たセルはセルバッファ１−Ｉにて到着順に蓄積される。
また、セルの各セルバッファ１−Ｉ間での到着順序はＦ
ＩＦＯメモリ２−Ｉが管理する。セル読出制御部３−Ｉ
は、各セル読出制御部３−Ｉ間をつなぐ情報伝達網４の
伝達する所要の情報と、対応するＦＩＦＯメモリ２−Ｉ
からの出力に基づいて、対応するセルバッファ１−Ｉか
らセル読出しを行なう（請求項１）。
【００１５】なお、情報伝達網４として、各セル読出制
御部３−Ｉ間をトークン伝達網でつないだ場合には、こ
のトークン伝達網にトークンを巡回させ、セル読出制御
部３−Ｉがトークンを受けたとき、対応するＦＩＦＯメ
モリ２−Ｉの出力が送出セル無しの状態であればトーク
ンを次のセル読出制御部３−Ｉへ送る一方、対応するＦ
ＩＦＯメモリ２−Ｉの出力が送出セル有りの状態であれ
ば、前段のセルバッファ１−Ｉからのセル読出し終了を
待ってから該当セル読出制御部３−Ｉによって、該当セ
ルバッファ１−Ｉからのセル読出しを行なうとともに、
トークンを次のセル読出制御部３−Ｉへ送ることによ
り、セル読出制御部３−Ｉによる対応するセルバッファ
１−Ｉからのセル読出しを行なう（請求項２）。
御部３−Ｉ間をトークン伝達網でつないだ場合には、こ
のトークン伝達網にトークンを巡回させ、セル読出制御
部３−Ｉがトークンを受けたとき、対応するＦＩＦＯメ
モリ２−Ｉの出力が送出セル無しの状態であればトーク
ンを次のセル読出制御部３−Ｉへ送る一方、対応するＦ
ＩＦＯメモリ２−Ｉの出力が送出セル有りの状態であれ
ば、前段のセルバッファ１−Ｉからのセル読出し終了を
待ってから該当セル読出制御部３−Ｉによって、該当セ
ルバッファ１−Ｉからのセル読出しを行なうとともに、
トークンを次のセル読出制御部３−Ｉへ送ることによ
り、セル読出制御部３−Ｉによる対応するセルバッファ
１−Ｉからのセル読出しを行なう（請求項２）。
【００１６】また、情報伝達網４として、各セル読出制
御部３−Ｉ間を往路と復路とからなる情報伝達網でつな
いだ場合には、情報伝達網４にマスタとなるセル読出制
御部からの要求信号を最後のセル読出制御部まで順次伝
達させたあと、最後のセル読出制御部から応答信号をマ
スタとなるセル読出制御部へ向け戻していく際に、応答
信号を受けたセル読出制御部３−Ｉでセルを読み出す予
定のない場合は、応答信号を更にマスタとなるセル読出
制御部に近いセル読出制御部側へ戻す一方、応答信号を
受けたセル読出制御部３−Ｉでセルを読み出す予定のあ
る場合は、このセル読出制御部３−Ｉで読出が開始され
るのを待って、このセル読出制御部３−Ｉで読出が開始
されると、応答信号を更にマスタとなるセル読出制御部
に近いセル読出制御部側へ戻すことにより、セル読出制
御部３−Ｉによる対応するセルバッファ１−Ｉからのセ
ル読出しを行なう（請求項３）。
御部３−Ｉ間を往路と復路とからなる情報伝達網でつな
いだ場合には、情報伝達網４にマスタとなるセル読出制
御部からの要求信号を最後のセル読出制御部まで順次伝
達させたあと、最後のセル読出制御部から応答信号をマ
スタとなるセル読出制御部へ向け戻していく際に、応答
信号を受けたセル読出制御部３−Ｉでセルを読み出す予
定のない場合は、応答信号を更にマスタとなるセル読出
制御部に近いセル読出制御部側へ戻す一方、応答信号を
受けたセル読出制御部３−Ｉでセルを読み出す予定のあ
る場合は、このセル読出制御部３−Ｉで読出が開始され
るのを待って、このセル読出制御部３−Ｉで読出が開始
されると、応答信号を更にマスタとなるセル読出制御部
に近いセル読出制御部側へ戻すことにより、セル読出制
御部３−Ｉによる対応するセルバッファ１−Ｉからのセ
ル読出しを行なう（請求項３）。
【００１７】
【実施例】以下、図面を参照して本発明の実施例を説明
する。 （ａ）第１実施例の説明 図２は本発明の第１実施例を示すブロック図で、この図
２において、１０−１，・・・，１０−４は書き込み用
アドレスフィルタであり、この書き込み用アドレスフィ
ルタ１０−１，・・・，１０−４は、セル周期毎に、入
力ハイウェイ上をセルが送られてくると、セルのヘッダ
部分の情報を読み出してからセルを対応するセルバッフ
ァ１１−１，・・・，１１−４へ送り出すとともに、対
応するＦＩＦＯメモリ１２−１，・・・，１２−４へ
「１」を送るものである。
する。 （ａ）第１実施例の説明 図２は本発明の第１実施例を示すブロック図で、この図
２において、１０−１，・・・，１０−４は書き込み用
アドレスフィルタであり、この書き込み用アドレスフィ
ルタ１０−１，・・・，１０−４は、セル周期毎に、入
力ハイウェイ上をセルが送られてくると、セルのヘッダ
部分の情報を読み出してからセルを対応するセルバッフ
ァ１１−１，・・・，１１−４へ送り出すとともに、対
応するＦＩＦＯメモリ１２−１，・・・，１２−４へ
「１」を送るものである。
【００１８】セルバッファ１１−１，・・・，１１−４
は、対応する書き込み用アドレスフィルタ１０−１，・
・・，１０−４から送られてきたセルを到着順に蓄えて
おき、対応する読出制御部１３−１，・・・，１３−４
の指示によって、蓄えておいたセルを到着順に読み出す
ものである。ＦＩＦＯメモリ１２−１，・・・，１２−
４は、対応する書き込み用アドレスフィルタ１０−１，
・・・，１０−４から送られる「１」と、セルが送られ
てこない時に書き込まれる「０」とを到着順に蓄えてお
き、対応する読出制御部１３−１，・・・，１３−４に
よって、蓄えておいた「１」または「０」の信号を到着
順に読み出されるものである。
は、対応する書き込み用アドレスフィルタ１０−１，・
・・，１０−４から送られてきたセルを到着順に蓄えて
おき、対応する読出制御部１３−１，・・・，１３−４
の指示によって、蓄えておいたセルを到着順に読み出す
ものである。ＦＩＦＯメモリ１２−１，・・・，１２−
４は、対応する書き込み用アドレスフィルタ１０−１，
・・・，１０−４から送られる「１」と、セルが送られ
てこない時に書き込まれる「０」とを到着順に蓄えてお
き、対応する読出制御部１３−１，・・・，１３−４に
よって、蓄えておいた「１」または「０」の信号を到着
順に読み出されるものである。
【００１９】読出制御部１３−１，・・・，１３−４
は、対応するＦＩＦＯメモリ１２−１，・・・，１２−
４から読み出した「１」または「０」の信号と、対応す
るトークン制御部１４−１，・・・，１４−４からの信
号に基づいて、対応するセルバッファ１１−１，・・
・，１１−４にセル読出を指示するものである。トーク
ン制御部１４−１，・・・，１４−４は、トークン伝達
網によって互いにつながれており、トークン伝達網を通
じてトークンを１セル周期で一周巡回させるものであ
る。
は、対応するＦＩＦＯメモリ１２−１，・・・，１２−
４から読み出した「１」または「０」の信号と、対応す
るトークン制御部１４−１，・・・，１４−４からの信
号に基づいて、対応するセルバッファ１１−１，・・
・，１１−４にセル読出を指示するものである。トーク
ン制御部１４−１，・・・，１４−４は、トークン伝達
網によって互いにつながれており、トークン伝達網を通
じてトークンを１セル周期で一周巡回させるものであ
る。
【００２０】１５はトークン監視部であり、このトーク
ン監視部１５はトークンの重複や紛失を検出し、復旧す
るためのものである。なお、ＦＩＦＯメモリ１２−ｉ，
読出制御部１３−ｉ，トークン制御部１４−ｉにより、
多重制御部１６−ｉ（ｉは１，２，３，４で、以下同
様）が構成される（ただしｉ＝１の場合は、トークン監
視部１５も多重制御部１６−１に含まれる）。多重制御
部１６−ｉを詳細に説明する図を図３に示す。
ン監視部１５はトークンの重複や紛失を検出し、復旧す
るためのものである。なお、ＦＩＦＯメモリ１２−ｉ，
読出制御部１３−ｉ，トークン制御部１４−ｉにより、
多重制御部１６−ｉ（ｉは１，２，３，４で、以下同
様）が構成される（ただしｉ＝１の場合は、トークン監
視部１５も多重制御部１６−１に含まれる）。多重制御
部１６−ｉを詳細に説明する図を図３に示す。
【００２１】図３において、１７，１８はバッファ回路
であるが、この図３に示すように、多重制御部１６−ｉ
は他の多重制御部とワイアドＯＲ（Ｗｉｒｅｄ−ＯＲ）
されている。これにより、書き込み用アドレスフィルタ
１０−ｉから「１」が送られてきた場合には、それがＦ
ＩＦＯメモリ１２−ｉへ書き込まれる一方、書き込み用
アドレスフィルタ１０−ｉからは何も送られず、且つ、
他の多重制御部ではＦＩＦＯメモリに「１」が書き込ま
れるという場合には、ＦＩＦＯメモリ１２−ｉには
「０」が書き込まれるようになっている。
であるが、この図３に示すように、多重制御部１６−ｉ
は他の多重制御部とワイアドＯＲ（Ｗｉｒｅｄ−ＯＲ）
されている。これにより、書き込み用アドレスフィルタ
１０−ｉから「１」が送られてきた場合には、それがＦ
ＩＦＯメモリ１２−ｉへ書き込まれる一方、書き込み用
アドレスフィルタ１０−ｉからは何も送られず、且つ、
他の多重制御部ではＦＩＦＯメモリに「１」が書き込ま
れるという場合には、ＦＩＦＯメモリ１２−ｉには
「０」が書き込まれるようになっている。
【００２２】次に、読出制御部１３−ｉとトークン制御
部１４−ｉとを詳細に説明する図を図４に示す。この図
４に示すように、読出制御部１３−ｉは制御ロジック１
９，ＦＩＦＯ読出レジスタ２０，読出可用レジスタ２１
により構成され、トークン制御部１４−ｉはトークン送
信部２２とトークン受信部２３とから構成される。制御
ロジック１９は、ＦＩＦＯ読出レジスタ２０を介してＦ
ＩＦＯメモリ１２−ｉへ読み出し命令を送ってＦＩＦＯ
メモリ１２−ｉから「１」または「０」の信号を読み出
し、この「１」または「０」の信号と、トークン受信部
２３から送られる信号とに基づいて、読出可用レジスタ
２１を介してセルバッファ１１−ｉへ読出可の信号を送
る一方、セルバッファ１１−ｉからセルの読み出しを開
始した旨の信号を受け取ると、トークン送信部２２へト
ークンを次段へ送るよう指示するものである。
部１４−ｉとを詳細に説明する図を図４に示す。この図
４に示すように、読出制御部１３−ｉは制御ロジック１
９，ＦＩＦＯ読出レジスタ２０，読出可用レジスタ２１
により構成され、トークン制御部１４−ｉはトークン送
信部２２とトークン受信部２３とから構成される。制御
ロジック１９は、ＦＩＦＯ読出レジスタ２０を介してＦ
ＩＦＯメモリ１２−ｉへ読み出し命令を送ってＦＩＦＯ
メモリ１２−ｉから「１」または「０」の信号を読み出
し、この「１」または「０」の信号と、トークン受信部
２３から送られる信号とに基づいて、読出可用レジスタ
２１を介してセルバッファ１１−ｉへ読出可の信号を送
る一方、セルバッファ１１−ｉからセルの読み出しを開
始した旨の信号を受け取ると、トークン送信部２２へト
ークンを次段へ送るよう指示するものである。
【００２３】トークン送信部２２は制御ロジック１９の
指示に従ってトークンを次段へ送るものであり、トーク
ン受信部２３は前段からトークンを受け取るとその旨を
制御ロジック１９へ伝えるものである。また、トークン
伝達網を説明する図を図５に示す。トークン伝達網は図
５に矢印で示されるように、各トークン制御部１４−
１，・・・，１４−４をつないで構成されており、トー
クンは矢印の方向にトークン伝達網を１セル周期に一周
巡回する。
指示に従ってトークンを次段へ送るものであり、トーク
ン受信部２３は前段からトークンを受け取るとその旨を
制御ロジック１９へ伝えるものである。また、トークン
伝達網を説明する図を図５に示す。トークン伝達網は図
５に矢印で示されるように、各トークン制御部１４−
１，・・・，１４−４をつないで構成されており、トー
クンは矢印の方向にトークン伝達網を１セル周期に一周
巡回する。
【００２４】上述の構成により、以下のような動作を行
なう。図６に沿って説明する。ＦＩＦＯメモリ１２−
１，・・・，１２−４に対応する入力ハイウェイをそれ
ぞれ＃１，・・・，＃４とする。最初のセル周期ｔ0 〜
ｔ1 間では、入力ハイウェイ＃１と入力ハイウェイ＃２
にのみセルが到着しているので、書き込み用アドレスフ
ィルタ１０−１，１０−２は対応するＦＩＦＯメモリ１
２−１，１２−２へ「１」を書き込むとともに、対応す
るセルバッファ１１−１，１１−２へセルを送り出す。
一方、入力ハイウェイ＃３と入力ハイウェイ＃４にはセ
ルが到着していないので、対応するＦＩＦＯメモリ１２
−３，１２−４には「０」が書き込まれる。
なう。図６に沿って説明する。ＦＩＦＯメモリ１２−
１，・・・，１２−４に対応する入力ハイウェイをそれ
ぞれ＃１，・・・，＃４とする。最初のセル周期ｔ0 〜
ｔ1 間では、入力ハイウェイ＃１と入力ハイウェイ＃２
にのみセルが到着しているので、書き込み用アドレスフ
ィルタ１０−１，１０−２は対応するＦＩＦＯメモリ１
２−１，１２−２へ「１」を書き込むとともに、対応す
るセルバッファ１１−１，１１−２へセルを送り出す。
一方、入力ハイウェイ＃３と入力ハイウェイ＃４にはセ
ルが到着していないので、対応するＦＩＦＯメモリ１２
−３，１２−４には「０」が書き込まれる。
【００２５】つづいて、セル周期ｔ1 〜ｔ2 間、ｔ2 〜
ｔ3 間、ｔ3 〜ｔ4 間でも同様に、セルが入力ハイウェ
イ＃ｉに到着すれば、書き込み用アドレスフィルタ１０
−ｉはＦＩＦＯメモリ１２−ｉへ「１」を書き込むとと
もに、セルバッファ１１−ｉへセルを送り出す一方、セ
ルが入力ハイウェイ＃ｉに到着せず、かつ他の入力ハイ
ウェイに到着した場合には、ＦＩＦＯメモリ１２−ｉに
は「０」が書き込まれる。セルバッファ１１−ｉは対応
する書き込み用アドレスフィルタ１０−ｉから送られて
くるセルを到着順に蓄えておき、ＦＩＦＯメモリ１２−
ｉは「１」または「０」の信号を書き込まれた順に蓄え
ておく。
ｔ3 間、ｔ3 〜ｔ4 間でも同様に、セルが入力ハイウェ
イ＃ｉに到着すれば、書き込み用アドレスフィルタ１０
−ｉはＦＩＦＯメモリ１２−ｉへ「１」を書き込むとと
もに、セルバッファ１１−ｉへセルを送り出す一方、セ
ルが入力ハイウェイ＃ｉに到着せず、かつ他の入力ハイ
ウェイに到着した場合には、ＦＩＦＯメモリ１２−ｉに
は「０」が書き込まれる。セルバッファ１１−ｉは対応
する書き込み用アドレスフィルタ１０−ｉから送られて
くるセルを到着順に蓄えておき、ＦＩＦＯメモリ１２−
ｉは「１」または「０」の信号を書き込まれた順に蓄え
ておく。
【００２６】上述のようにしてセルバッファ１１−１，
・・・，１１−４に蓄えられたセルを以下のようにして
読み出す。トークン制御部１４−ｉのトークン受信部２
３は、トークンを前段から受け取ると、その旨を制御ロ
ジック１９へ通知する。制御ロジック１９は、ＦＩＦＯ
メモリ１２−ｉから１セル周期毎に「１」または「０」
の情報を読み出しており、トークンを受け取った旨の通
知をトークン受信部２３から受けた時に、ＦＩＦＯメモ
リ１２−ｉから読み出しておいた情報が「１」であれ
ば、読出可用レジスタ２１を介してセルバッファ１１−
ｉへ読出可の信号を送る。セルバッファ１１−ｉは読出
可の信号を受け取ると、次のセル周期でセルの読み出し
を開始するが、他に読み出し中のセルバッファが存在す
れば、その読み出し終了を待ってから、セルの読み出し
を開始する。
・・・，１１−４に蓄えられたセルを以下のようにして
読み出す。トークン制御部１４−ｉのトークン受信部２
３は、トークンを前段から受け取ると、その旨を制御ロ
ジック１９へ通知する。制御ロジック１９は、ＦＩＦＯ
メモリ１２−ｉから１セル周期毎に「１」または「０」
の情報を読み出しており、トークンを受け取った旨の通
知をトークン受信部２３から受けた時に、ＦＩＦＯメモ
リ１２−ｉから読み出しておいた情報が「１」であれ
ば、読出可用レジスタ２１を介してセルバッファ１１−
ｉへ読出可の信号を送る。セルバッファ１１−ｉは読出
可の信号を受け取ると、次のセル周期でセルの読み出し
を開始するが、他に読み出し中のセルバッファが存在す
れば、その読み出し終了を待ってから、セルの読み出し
を開始する。
【００２７】また、トークンはトークン制御部１４−ｉ
のトークン受信部２３にて受け取られた後、１つ前のセ
ル周期で制御ロジック１９がセルバッファ１１−ｉへ読
出可の信号を送っていて、且つまだそのセル読み出しが
開始されていない場合には、セル読み出しが開始される
のを待ってから、制御ロジック１９の指示によって、ト
ークン送信部２２から次段に送られるが、それ以外の場
合には、制御ロジック１９は、トークン受信部２３から
トークンを受け取った旨の通知を受けると、直ちにトー
クンを次段へ送るようにトークン送信部２２へ指示す
る。
のトークン受信部２３にて受け取られた後、１つ前のセ
ル周期で制御ロジック１９がセルバッファ１１−ｉへ読
出可の信号を送っていて、且つまだそのセル読み出しが
開始されていない場合には、セル読み出しが開始される
のを待ってから、制御ロジック１９の指示によって、ト
ークン送信部２２から次段に送られるが、それ以外の場
合には、制御ロジック１９は、トークン受信部２３から
トークンを受け取った旨の通知を受けると、直ちにトー
クンを次段へ送るようにトークン送信部２２へ指示す
る。
【００２８】このようにセルの到着順序を管理するメモ
リをクロスポイント毎に分散配置することにより、１種
類のＬＳＩチップのみにて、図６に示すように入力ハイ
ウェイから入力されたセルを到着順に出力ハイウェイに
出力することができる。なお、トークン監視部１５はト
ークンの重複や紛失を検出すると、それらの状態を正常
な状態に復旧させる。
リをクロスポイント毎に分散配置することにより、１種
類のＬＳＩチップのみにて、図６に示すように入力ハイ
ウェイから入力されたセルを到着順に出力ハイウェイに
出力することができる。なお、トークン監視部１５はト
ークンの重複や紛失を検出すると、それらの状態を正常
な状態に復旧させる。
【００２９】また、上述のトークンの動きを図６に合わ
せてタイムチャートで表したのが、図７である。この図
７において、トークンの動きは太線で示している。な
お、ＦＩＦＯメモリ１２−ｉからの読み出しは１セル周
期毎に行なうのであるが、この読み出しタイミングは、
トークンが一周する毎に行なっても良く、トークンが来
た次のクロックで行なっても良い。
せてタイムチャートで表したのが、図７である。この図
７において、トークンの動きは太線で示している。な
お、ＦＩＦＯメモリ１２−ｉからの読み出しは１セル周
期毎に行なうのであるが、この読み出しタイミングは、
トークンが一周する毎に行なっても良く、トークンが来
た次のクロックで行なっても良い。
【００３０】（ｂ）第２実施例の説明 図８は本発明の第２実施例を示すブロック図で、この図
８において、書き込み用アドレスフィルタ１０−１，・
・・，１０−４，セルバッファ１１−１，・・・，１１
−４，ＦＩＦＯメモリ１２−１，・・・，１２−４，読
出制御部１３−１，・・・，１３−４は図２に示す第１
実施例と同様であるので、詳細な説明は省略する。
８において、書き込み用アドレスフィルタ１０−１，・
・・，１０−４，セルバッファ１１−１，・・・，１１
−４，ＦＩＦＯメモリ１２−１，・・・，１２−４，読
出制御部１３−１，・・・，１３−４は図２に示す第１
実施例と同様であるので、詳細な説明は省略する。
【００３１】３０はマスター部であり、このマスター部
３０はセル周期に同期してＲＥＱ信号（要求信号）を出
すものである。３１−１，・・・，３１−４は通信部で
あり、この通信部３１−１，・・・，３１−４は互いに
情報伝達網によってつながっており、この情報伝達網を
通じて、ＲＥＱ信号（要求信号），ＥＮＤ信号（応答信
号）を次々に伝えていくようになっている。
３０はセル周期に同期してＲＥＱ信号（要求信号）を出
すものである。３１−１，・・・，３１−４は通信部で
あり、この通信部３１−１，・・・，３１−４は互いに
情報伝達網によってつながっており、この情報伝達網を
通じて、ＲＥＱ信号（要求信号），ＥＮＤ信号（応答信
号）を次々に伝えていくようになっている。
【００３２】なお、ＦＩＦＯメモリ１２−ｉ，読出制御
部１３−ｉ，通信部３１−ｉにより、多重制御部３２−
ｉが構成される（ただし、ｉ＝１の場合はマスター部３
０も多重制御部３２−１に含まれる）。そして、この多
重制御部３２−１，・・・，３２−４は第１実施例にお
ける多重制御部１６−１，・・・，１６−４と同様に、
お互いにＷｉｒｅｄ−ＯＲされている。
部１３−ｉ，通信部３１−ｉにより、多重制御部３２−
ｉが構成される（ただし、ｉ＝１の場合はマスター部３
０も多重制御部３２−１に含まれる）。そして、この多
重制御部３２−１，・・・，３２−４は第１実施例にお
ける多重制御部１６−１，・・・，１６−４と同様に、
お互いにＷｉｒｅｄ−ＯＲされている。
【００３３】次に、読出制御部１３−ｉと通信部３１−
ｉとを詳細に説明する図を図９に示す。この図９に示す
ように、通信部３１−ｉは、ロジック３３，微分回路３
４，ＡＮＤ回路３５，ＮＯＴ回路３６で構成される。な
お、図９において、制御ロジック１９，ＦＩＦＯ読出レ
ジスタ２０，読出可用レジスタ２１は第１実施例と同様
であるので、詳細な説明は省略する。
ｉとを詳細に説明する図を図９に示す。この図９に示す
ように、通信部３１−ｉは、ロジック３３，微分回路３
４，ＡＮＤ回路３５，ＮＯＴ回路３６で構成される。な
お、図９において、制御ロジック１９，ＦＩＦＯ読出レ
ジスタ２０，読出可用レジスタ２１は第１実施例と同様
であるので、詳細な説明は省略する。
【００３４】また、第２実施例における情報伝達網と情
報伝達網における信号の流れを説明する図を図１０に示
す。この図１０に示すように、マスター部３０から出た
ＲＥＱ信号は各多重制御部３２−１，・・・，３２−４
の通信部３１−１，・・・，３１−４を次々と伝わり、
最後の多重制御部、すなわち多重制御部３２−４へ達す
ると、今度はＥＮＤ信号となってＲＥＱ信号とは逆の順
序にて各多重制御部３２−１，・・・，３２−４の通信
部３１−１，・・・，３１−４を次々に伝わり、マスタ
ー部３０へ戻るようになっている。
報伝達網における信号の流れを説明する図を図１０に示
す。この図１０に示すように、マスター部３０から出た
ＲＥＱ信号は各多重制御部３２−１，・・・，３２−４
の通信部３１−１，・・・，３１−４を次々と伝わり、
最後の多重制御部、すなわち多重制御部３２−４へ達す
ると、今度はＥＮＤ信号となってＲＥＱ信号とは逆の順
序にて各多重制御部３２−１，・・・，３２−４の通信
部３１−１，・・・，３１−４を次々に伝わり、マスタ
ー部３０へ戻るようになっている。
【００３５】上述の構成により、以下のような動作を行
なう。図６に沿って説明する。ＦＩＦＯメモリ１２−
１，・・・，１２−４に対応する入力ハイウェイをそれ
ぞれ＃１，・・・，＃４とする。最初のセル周期ｔ0 〜
ｔ1 間では、入力ハイウェイ＃１と入力ハイウェイ＃２
にのみセルが到着しているので、書き込み用アドレスフ
ィルタ１０−１，１０−２は対応するＦＩＦＯメモリ１
２−１，１２−２へ「１」を書き込むとともに、対応す
るセルバッファ１１−１，１１−２へセルを送り出す。
一方、入力ハイウェイ＃３と入力ハイウェイ＃４にはセ
ルが到着していないので、対応するＦＩＦＯメモリ１２
−３，１２−４には「０」が書き込まれる。
なう。図６に沿って説明する。ＦＩＦＯメモリ１２−
１，・・・，１２−４に対応する入力ハイウェイをそれ
ぞれ＃１，・・・，＃４とする。最初のセル周期ｔ0 〜
ｔ1 間では、入力ハイウェイ＃１と入力ハイウェイ＃２
にのみセルが到着しているので、書き込み用アドレスフ
ィルタ１０−１，１０−２は対応するＦＩＦＯメモリ１
２−１，１２−２へ「１」を書き込むとともに、対応す
るセルバッファ１１−１，１１−２へセルを送り出す。
一方、入力ハイウェイ＃３と入力ハイウェイ＃４にはセ
ルが到着していないので、対応するＦＩＦＯメモリ１２
−３，１２−４には「０」が書き込まれる。
【００３６】つづいて、セル周期ｔ1 〜ｔ2 間、ｔ2 〜
ｔ3 間、ｔ3 〜ｔ4 間でも同様に、セルが入力ハイウェ
イ＃ｉに到着すれば書き込み用アドレスフィルタ１０−
ｉはＦＩＦＯメモリ１２−ｉへ「１」を書き込むととも
に、セルバッファ１１−ｉへセルを送り出す一方、セル
が入力ハイウェイ＃ｉに到着せず、かつ他の入力ハイウ
ェイに到着した場合には、ＦＩＦＯメモリ１２−ｉには
「０」が書き込まれる。セルバッファ１１−ｉは対応す
る書き込み用アドレスフィルタ１０−ｉから送られてく
るセルを到着順に蓄えておき、ＦＩＦＯメモリ１２−ｉ
は「１」または「０」の信号を書き込まれた順に蓄えて
おく。
ｔ3 間、ｔ3 〜ｔ4 間でも同様に、セルが入力ハイウェ
イ＃ｉに到着すれば書き込み用アドレスフィルタ１０−
ｉはＦＩＦＯメモリ１２−ｉへ「１」を書き込むととも
に、セルバッファ１１−ｉへセルを送り出す一方、セル
が入力ハイウェイ＃ｉに到着せず、かつ他の入力ハイウ
ェイに到着した場合には、ＦＩＦＯメモリ１２−ｉには
「０」が書き込まれる。セルバッファ１１−ｉは対応す
る書き込み用アドレスフィルタ１０−ｉから送られてく
るセルを到着順に蓄えておき、ＦＩＦＯメモリ１２−ｉ
は「１」または「０」の信号を書き込まれた順に蓄えて
おく。
【００３７】上述のようにしてセルバッファ１１−１，
・・・，１１−４に蓄えられたセルを以下のようにして
読み出す。まず、マスター部３０がセル周期と同期して
ＲＥＱ信号を出す。多重制御部３２−ｉの通信部３１−
ｉでは、ＲＥＱ信号を受け取ると直ちに次の多重制御部
へＲＥＱ信号を送るとともに、読出制御部１３−ｉの制
御ロジック１９へＲＥＱ信号を受け取ったことを伝え
る。制御ロジック１９では１つ前のセル周期にＦＩＦＯ
メモリ１２−ｉから読み出した値が「１」であれば、読
出可用レジスタ２１を介してセルバッファ１１−ｉへ読
出可の信号を送る。セルバッファ１１−ｉは他に読み出
し中のセルバッファがなければ読み出しを開始する。
・・・，１１−４に蓄えられたセルを以下のようにして
読み出す。まず、マスター部３０がセル周期と同期して
ＲＥＱ信号を出す。多重制御部３２−ｉの通信部３１−
ｉでは、ＲＥＱ信号を受け取ると直ちに次の多重制御部
へＲＥＱ信号を送るとともに、読出制御部１３−ｉの制
御ロジック１９へＲＥＱ信号を受け取ったことを伝え
る。制御ロジック１９では１つ前のセル周期にＦＩＦＯ
メモリ１２−ｉから読み出した値が「１」であれば、読
出可用レジスタ２１を介してセルバッファ１１−ｉへ読
出可の信号を送る。セルバッファ１１−ｉは他に読み出
し中のセルバッファがなければ読み出しを開始する。
【００３８】ＲＥＱ信号は最後の多重制御部すなわち多
重制御部３２−４に達すると、ＥＮＤ信号となって、Ｒ
ＥＱ信号とは逆の経路にてマスター部３０へ戻っていく
が、その際、多重制御部３２−ｉでは、制御ロジック１
９が読出可の信号をセルバッファ１１−ｉへ出してお
り、且つ、その読み出しが開始されていなければ、セル
バッファ１１−ｉの読み出し開始を待ってから、次の多
重制御部へＥＮＤ信号を送るが、それ以外の場合は、Ｅ
ＮＤ信号を受け取ると直ちに次の多重制御部へＥＮＤ信
号を送る。
重制御部３２−４に達すると、ＥＮＤ信号となって、Ｒ
ＥＱ信号とは逆の経路にてマスター部３０へ戻っていく
が、その際、多重制御部３２−ｉでは、制御ロジック１
９が読出可の信号をセルバッファ１１−ｉへ出してお
り、且つ、その読み出しが開始されていなければ、セル
バッファ１１−ｉの読み出し開始を待ってから、次の多
重制御部へＥＮＤ信号を送るが、それ以外の場合は、Ｅ
ＮＤ信号を受け取ると直ちに次の多重制御部へＥＮＤ信
号を送る。
【００３９】このようにして、この第２実施例の場合
も、セルの到着順序を管理するメモリをクロスポイント
毎に分散配置することにより、１種類のＬＳＩチップの
みにて、図６に示すように入力ハイウェイから入力され
たセルを、到着順に出力ハイウェイに出力することがで
きる。そして、上述のＲＥＱ信号、ＥＮＤ信号の動きを
図６に合わせてタイムチャートで表したのが図１１であ
る。この図１１において、下向き矢印の太線がＲＥＱ信
号，上向き矢印の太線がＥＮＤ信号である。なお、上述
の第２実施例に示した方式は、手順を簡略化しているの
で、高速に動作することができる。
も、セルの到着順序を管理するメモリをクロスポイント
毎に分散配置することにより、１種類のＬＳＩチップの
みにて、図６に示すように入力ハイウェイから入力され
たセルを、到着順に出力ハイウェイに出力することがで
きる。そして、上述のＲＥＱ信号、ＥＮＤ信号の動きを
図６に合わせてタイムチャートで表したのが図１１であ
る。この図１１において、下向き矢印の太線がＲＥＱ信
号，上向き矢印の太線がＥＮＤ信号である。なお、上述
の第２実施例に示した方式は、手順を簡略化しているの
で、高速に動作することができる。
【００４０】（ｃ）その他 また、第１実施例、第２実施例いずれの方式において
も、セルバッファを複数の入力ハイウェイで共用する構
成にする場合は、セルバッファに到着順序管理用のＦＩ
ＦＯメモリを収容した入力ハイウェイの数だけ備えるこ
とにより実現することができる。
も、セルバッファを複数の入力ハイウェイで共用する構
成にする場合は、セルバッファに到着順序管理用のＦＩ
ＦＯメモリを収容した入力ハイウェイの数だけ備えるこ
とにより実現することができる。
【００４１】
【発明の効果】以上詳述したように、本発明のＡＴＭス
イッチにおけるセル読出制御方式によれば、セルの到着
順を管理するＦＩＦＯメモリをクロスポイント毎に分散
配置すことによって、従来、セル到着順管理用とセル退
避用の２種類のＬＳＩチップが必要であったのを、１種
類のＬＳＩチップのみにて実現することが可能となり、
これにより製造コスト削減に非常に効果がある。
イッチにおけるセル読出制御方式によれば、セルの到着
順を管理するＦＩＦＯメモリをクロスポイント毎に分散
配置すことによって、従来、セル到着順管理用とセル退
避用の２種類のＬＳＩチップが必要であったのを、１種
類のＬＳＩチップのみにて実現することが可能となり、
これにより製造コスト削減に非常に効果がある。
【図１】本発明の原理ブロック図である。
【図２】本発明の第１実施例を示すブロック図である。
【図３】多重制御部を詳細に説明するブロック図であ
る。
る。
【図４】読出制御部とトークン制御部を詳細に説明する
ブロック図である。
ブロック図である。
【図５】トークン伝達網を説明する図である。
【図６】ＦＩＦＯメモリの動作を説明する図である。
【図７】トークンの動きを示すタイムチャートである。
【図８】本発明の第２実施例を示すブロック図である。
【図９】読出制御部と通信部を詳細に説明するブロック
図である。
図である。
【図１０】情報伝達網と信号の流れを説明する図であ
る。
る。
【図１１】ＲＥＱ信号，ＥＮＤ信号の動きを示すタイム
チャートである。
チャートである。
【図１２】クロスポイント・バッファ型ＡＴＭスイッチ
を示す図である。
を示す図である。
【図１３】従来例を示すブロック図である。
１−Ｉ，１１−ｉ セルバッファ ２−Ｉ，１２−ｉ ＦＩＦＯメモリ ３−Ｉ セル読出制御部 ４ 情報伝達網 １０−ｉ，４１−Ｉ 書き込み用アドレスフィルタ １３−ｉ 読出制御部 １４−ｉ トークン制御部 １５ トークン監視部 １６−ｉ，３２−ｉ，４４ 多重制御部 １７，１８ バッファ回路 １９ 制御ロジック ２０ ＦＩＦＯ読出レジスタ ２１ 読出可用レジスタ ２２ トークン送信部 ２３ トークン受信部 ３０ マスター部 ３１−ｉ 通信部 ３３ ロジック ３４ 微分回路 ３５ ＡＮＤ回路 ３６ ＮＯＴ回路 ４０ バッファ ４２−Ｉ セル退避用ＦＩＦＯメモリ ４３ 到着順序管理用ＦＩＦＯメモリ ４５−Ｉ 読み出し用アドレスフィルタ
Claims (3)
- 【請求項１】 複数の入力ハイウエイと複数の出力ハイ
ウエイとの各クロスポイントに、入力ハイウエイからの
セルを出力ハイウエイへ出力すべく、入力ハイウエイを
通じて入力されてきたセルをセル到着順に蓄積していく
セルバッファ（１−１，・・・，１−Ｎ）をそなえたＡ
ＴＭスイッチにおいて、 各クロスポイントに配置されるセルバッファ（１−１，
・・・，１−Ｎ）毎に、 該セルバッファ（１−１，・・・，１−Ｎ）へのセルの
到着順序を管理するＦＩＦＯメモリ（２−１，・・・，
２−Ｎ）と、 該ＦＩＦＯメモリ（２−１，・・・，２−Ｎ）からの出
力に基づいて対応するセルバッファ（１−１，・・・，
１−Ｎ）よりセルを読み出すセル読出制御部（３−１，
・・・，３−Ｎ）とをそなえ、 各セル読出制御部（３−１，・・・，３−Ｎ）間を情報
伝達網（４）でつなぎ、該情報伝達網（４）の情報を伝
達させることにより、セル読出制御部（３−１，・・
・，３−Ｎ）による各セルバッファ（１−１，・・・，
１−Ｎ）からのセル読出しを行なうことを特徴とする、
ＡＴＭスイッチにおけるセル読出制御方式。 - 【請求項２】 各セル読出制御部（３−１，・・・，３
−Ｎ）間を巡回するトークン伝達網でつなぎ、該トーク
ン伝達網にトークンを巡回させることにより、セル読出
制御部（３−１，・・・，３−Ｎ）が該トークンを受け
たとき、対応するＦＩＦＯメモリ（２−１，・・・，２
−Ｎ）の出力が送出セル無しの状態であれば、該トーク
ンを次のセル読出制御部へ送る一方、対応するＦＩＦＯ
メモリの出力が送出セル有りの状態であれば、前段のセ
ルバッファからのセル読出終了を待って、該当セル読出
制御部によって、該当セルバッファからのセル読出しを
行なうとともに該トークンを次のセル読出制御部へ送る
ことにより、 該セル読出制御部（３−１，・・・，３−Ｎ）による各
セルバッファ（１−１，・・・，１−Ｎ）からのセル読
出しを行なうことをを特徴とする請求項１記載のＡＴＭ
スイッチにおけるセル読出制御方式。 - 【請求項３】 各セル読出制御部（３−１，・・・，３
−Ｎ）間を往路と復路とからなる情報伝達網（４）でつ
なぎ、該情報伝達網（４）にマスタとなるセル読出制御
部からの要求信号を最後のセル読出制御部まで順次伝達
させたあと、最後のセル読出制御部から応答信号をマス
タとなるセル読出制御部へ向け戻していく際に、 該応答信号を受けたセル読出制御部（３−１，・・・，
３−Ｎ）でセルを読み出す予定のない場合は、応答信号
を更にマスタとなるセル読出制御部に近いセル読出制御
部側へ戻す一方、 該応答信号を受けたセル読出制御部（３−１，・・・，
３−Ｎ）でセルを読み出す予定のある場合は、このセル
読出制御部（３−１，・・・，３−Ｎ）で読出が開始さ
れるのを待って、このセル読出制御部（３−１，・・
・，３−Ｎ）で読出が開始されると、応答信号を更にマ
スタとなるセル読出制御部に近いセル読出制御部側へ戻
すことにより、 該セル読出制御部（３−１，・・・，３−Ｎ）による各
セルバッファ（１−１，・・・，１−Ｎ）からのセル読
出しを行なうことを特徴とする請求項１記載のＡＴＭス
イッチにおけるセル読出制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23006092A JPH0677984A (ja) | 1992-08-28 | 1992-08-28 | Ａｔｍスイッチにおけるセル読出制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23006092A JPH0677984A (ja) | 1992-08-28 | 1992-08-28 | Ａｔｍスイッチにおけるセル読出制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0677984A true JPH0677984A (ja) | 1994-03-18 |
Family
ID=16901927
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23006092A Withdrawn JPH0677984A (ja) | 1992-08-28 | 1992-08-28 | Ａｔｍスイッチにおけるセル読出制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0677984A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19856295C2 (de) * | 1998-02-27 | 2002-06-20 | Fraunhofer Ges Forschung | Verfahren zur Herstellung von Kohlenstoffelektroden und chemischen Feldeffektransistoren sowie dadurch hergestellte Kohlenstoffelektroden und chemische Feldeffektransistoren und deren Verwendung |
| US7136391B1 (en) | 1998-08-21 | 2006-11-14 | Nippon Telegraph And Telephone Corporation | ATM switch |
-
1992
- 1992-08-28 JP JP23006092A patent/JPH0677984A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19856295C2 (de) * | 1998-02-27 | 2002-06-20 | Fraunhofer Ges Forschung | Verfahren zur Herstellung von Kohlenstoffelektroden und chemischen Feldeffektransistoren sowie dadurch hergestellte Kohlenstoffelektroden und chemische Feldeffektransistoren und deren Verwendung |
| US7136391B1 (en) | 1998-08-21 | 2006-11-14 | Nippon Telegraph And Telephone Corporation | ATM switch |
| US7292576B2 (en) | 1998-08-21 | 2007-11-06 | Nippon Telegraph And Telephone Corporation | ATM switch having output buffers |
| US7339935B2 (en) | 1998-08-21 | 2008-03-04 | Nippon Telegraph And Telephone Corporation | ATM switch for distributing cells to avoid blocking in the ATM switch |
| US7474664B2 (en) | 1998-08-21 | 2009-01-06 | Nippon Telegraph And Telephone Corporation | ATM switch for ensuring cell sequence |
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