JPH0678101A - Ｃｃｄ素子 - Google Patents
Ｃｃｄ素子Info
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- JPH0678101A JPH0678101A JP4228812A JP22881292A JPH0678101A JP H0678101 A JPH0678101 A JP H0678101A JP 4228812 A JP4228812 A JP 4228812A JP 22881292 A JP22881292 A JP 22881292A JP H0678101 A JPH0678101 A JP H0678101A
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- H10F39/12—Image sensors
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
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- H04N25/71—Charge-coupled device [CCD] sensors; Charge-transfer registers specially adapted for CCD sensors
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- H—ELECTRICITY
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- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
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- H04N25/713—Transfer or readout registers; Split readout registers or multiple readout registers
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
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- H04N25/71—Charge-coupled device [CCD] sensors; Charge-transfer registers specially adapted for CCD sensors
- H04N25/745—Circuitry for generating timing or clock signals
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- Signal Processing (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
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Abstract
(57)【要約】
【目的】 １次元ＣＣＤセンサ等のＣＣＤ素子におい
て、間欠モード読み出し時の信号期間をのばす。 【構成】 転送クロックパルスが印加されるＣＣＤ構造
の水平転送レジスタの終段に出力ゲート部を介してフロ
ーティング・ディフージョン領域が接続され、フローテ
ィング・ディフージョン領域とリセットドレイン領域間
にリセットゲート部が設けられてなるＣＣＤ素子におい
て、間欠モードの読み出し時、出力ゲート部にクロック
パルスφOGを印加し、出力ゲート部の電位を低レベルと
して１画素目の信号電荷を終段の転送部に蓄積し転送ク
ロックパルスφH1，φH2，φHLで２画素目の信号電荷を
終段の転送部に転送し、この終段の転送部内において２
画素分の信号電荷の混合を行う。
て、間欠モード読み出し時の信号期間をのばす。 【構成】 転送クロックパルスが印加されるＣＣＤ構造
の水平転送レジスタの終段に出力ゲート部を介してフロ
ーティング・ディフージョン領域が接続され、フローテ
ィング・ディフージョン領域とリセットドレイン領域間
にリセットゲート部が設けられてなるＣＣＤ素子におい
て、間欠モードの読み出し時、出力ゲート部にクロック
パルスφOGを印加し、出力ゲート部の電位を低レベルと
して１画素目の信号電荷を終段の転送部に蓄積し転送ク
ロックパルスφH1，φH2，φHLで２画素目の信号電荷を
終段の転送部に転送し、この終段の転送部内において２
画素分の信号電荷の混合を行う。
Description
【０００１】
【産業上の利用分野】本発明は、ＣＣＤ撮像素子等のＣ
ＣＤ素子に関する。
ＣＤ素子に関する。
【０００２】
【従来の技術】ＣＣＤ撮像素子、特に一次元ＣＣＤセン
サでは、間欠モードという使用方法がある。この間欠モ
ードは、リセットパルスφRSを通常モードの使用方法に
比べて２個に１個間引くことによって、フローティング
・ディフージョン領域で２画素分の信号電荷を混合して
読み出すというものである。
サでは、間欠モードという使用方法がある。この間欠モ
ードは、リセットパルスφRSを通常モードの使用方法に
比べて２個に１個間引くことによって、フローティング
・ディフージョン領域で２画素分の信号電荷を混合して
読み出すというものである。
【０００３】図６〜図７に通常モードと従来の間欠モー
ドの使用方法を示す。図６は一次元ＣＣＤセンサの終段
部分及びその出力部の構成を示す。同図において、１は
水平転送レジスタである。水平転送レジスタ１は、第１
導電形例えばＰ形の半導体基板２に形成した第２導電形
即ちＮ形のウエル領域３の主面上に絶縁膜を介して転送
電極即ち、ストレージ電極４Ｓ及びトランスファ電極４
Ｔを有してなる転送部５が複数配列され、２相のクロッ
クパルスφH1及びφH2（図７Ｂ，Ｃ参照）により信号電
荷を水平方向に転送するように形成される。なお、図示
の例では最終段の転送部５Ｌに他と独立に印加端子が設
けられ、これにクロックパルスφH2と同相のクロックパ
ルスφHL（図７Ａ参照）が印加され、それ以外の転送部
５にクロックパルスφH1及びφH2が印加されるように構
成される。
ドの使用方法を示す。図６は一次元ＣＣＤセンサの終段
部分及びその出力部の構成を示す。同図において、１は
水平転送レジスタである。水平転送レジスタ１は、第１
導電形例えばＰ形の半導体基板２に形成した第２導電形
即ちＮ形のウエル領域３の主面上に絶縁膜を介して転送
電極即ち、ストレージ電極４Ｓ及びトランスファ電極４
Ｔを有してなる転送部５が複数配列され、２相のクロッ
クパルスφH1及びφH2（図７Ｂ，Ｃ参照）により信号電
荷を水平方向に転送するように形成される。なお、図示
の例では最終段の転送部５Ｌに他と独立に印加端子が設
けられ、これにクロックパルスφH2と同相のクロックパ
ルスφHL（図７Ａ参照）が印加され、それ以外の転送部
５にクロックパルスφH1及びφH2が印加されるように構
成される。
【０００４】最終段の転送部５Ｌは、固定のゲート電圧
（ＤＣ電圧）ＶOGが印加される出力ゲート部６を介して
フローティング・ディフージョン領域７に接続される。
水平転送レジスタ１よりの信号電荷は、フローティング
・ディフージョン領域に転送され、電荷−電圧変換され
出力アンプ８を通じて出力をされるようになされる。出
力部９においては、フローティング・ディフージョン領
域７に転送された信号電荷を所定電圧ＶRDが与えられた
リセットドレイン領域１０に掃出すために、両領域７及
び１０間にリセットパルスφRS（図７Ｄ参照）が印加さ
れるリセットゲート部１１が形成される。
（ＤＣ電圧）ＶOGが印加される出力ゲート部６を介して
フローティング・ディフージョン領域７に接続される。
水平転送レジスタ１よりの信号電荷は、フローティング
・ディフージョン領域に転送され、電荷−電圧変換され
出力アンプ８を通じて出力をされるようになされる。出
力部９においては、フローティング・ディフージョン領
域７に転送された信号電荷を所定電圧ＶRDが与えられた
リセットドレイン領域１０に掃出すために、両領域７及
び１０間にリセットパルスφRS（図７Ｄ参照）が印加さ
れるリセットゲート部１１が形成される。
【０００５】そして、通常モードでは図７Ｄ，Ｃに示す
ように、リセットパルスφRSがクロックパルスφHLの１
周期毎にその高レベルに同期して印加され、１画素毎
（Ｘ画素、Ｘ＋１画素、Ｘ＋２画素‥‥）の信号電荷に
応じたＣＣＤ出力（図７Ｅ参照）が順次読み出される。
ように、リセットパルスφRSがクロックパルスφHLの１
周期毎にその高レベルに同期して印加され、１画素毎
（Ｘ画素、Ｘ＋１画素、Ｘ＋２画素‥‥）の信号電荷に
応じたＣＣＤ出力（図７Ｅ参照）が順次読み出される。
【０００６】一方、間欠モードでは図７Ｆに示すよう
に、リセットパルスφRSが通常モードに比べて１個置き
に間引かれた状態で印加され、フローティング・ディフ
ージョン領域７において２画素分（例えばＸ画素とＸ＋
１画素）の信号電荷が混合され、図７Ｇに示すＣＣＤ出
力が読み出される。
に、リセットパルスφRSが通常モードに比べて１個置き
に間引かれた状態で印加され、フローティング・ディフ
ージョン領域７において２画素分（例えばＸ画素とＸ＋
１画素）の信号電荷が混合され、図７Ｇに示すＣＣＤ出
力が読み出される。
【０００７】
【発明が解決しようとする課題】ところで、間欠モード
と通常モードのクロックパルスφHL，φH1，φH2のスピ
ードが変わらなければ何ら問題はないが、セット仕様上
の要求には解像度の低い方（いわゆる間欠モード）では
読み取りスピードを上げたいという要求がある。このた
めにはクロックパルスφHL，φH1，φH2及びリセットパ
ルスφRSの周波数を上げねばならない。具体的に２倍の
スピードで駆動するとなると（いわゆる１枚の紙の情報
の読み取りスピードが２倍になる）、間欠モードでの信
号期間、即ち２画素分（例えばＸ画素とＸ＋１画素）の
信号電荷が混合された信号期間Ｔ1は通常モードの１／
２になってしまう。そうすると回路系の負担が大きくな
り、信号部分をサンプルホールできなくなる可能性が生
ずる。
と通常モードのクロックパルスφHL，φH1，φH2のスピ
ードが変わらなければ何ら問題はないが、セット仕様上
の要求には解像度の低い方（いわゆる間欠モード）では
読み取りスピードを上げたいという要求がある。このた
めにはクロックパルスφHL，φH1，φH2及びリセットパ
ルスφRSの周波数を上げねばならない。具体的に２倍の
スピードで駆動するとなると（いわゆる１枚の紙の情報
の読み取りスピードが２倍になる）、間欠モードでの信
号期間、即ち２画素分（例えばＸ画素とＸ＋１画素）の
信号電荷が混合された信号期間Ｔ1は通常モードの１／
２になってしまう。そうすると回路系の負担が大きくな
り、信号部分をサンプルホールできなくなる可能性が生
ずる。
【０００８】本発明は、上述の点に鑑み、間欠モードに
よる読み出し時において、その信号期間をのばすことが
できるＣＣＤ素子を提供するものである。
よる読み出し時において、その信号期間をのばすことが
できるＣＣＤ素子を提供するものである。
【０００９】
【課題を解決するための手段】本発明は、転送クロック
パルスが印加されるＣＣＤ構造の電荷転送レジスタ１の
終段に出力ゲート部６を介してフローティング・ディフ
ージョン領域７が接続され、このフローティング・ディ
フージョン領域７とリセットドレイン領域１０間にリセ
ットゲート部１１が設けられてなるＣＣＤ素子におい
て、間欠モードによる読み出し時、出力ゲート部６にク
ロックパルスφOGを印加し、出力ゲート部６の電位を低
レベルとして１の信号電荷ｅX を電荷転送レジスタ１の
終段の転送部５Ｌに蓄積し、転送クロックパルスφHL，
φH1，φH2で他の信号電荷ｅX+1 を終段の転送部５Ｌに
転送し、終段の転送部５Ｌで信号電荷ｅX とｅX+1 を混
合するように成す。
パルスが印加されるＣＣＤ構造の電荷転送レジスタ１の
終段に出力ゲート部６を介してフローティング・ディフ
ージョン領域７が接続され、このフローティング・ディ
フージョン領域７とリセットドレイン領域１０間にリセ
ットゲート部１１が設けられてなるＣＣＤ素子におい
て、間欠モードによる読み出し時、出力ゲート部６にク
ロックパルスφOGを印加し、出力ゲート部６の電位を低
レベルとして１の信号電荷ｅX を電荷転送レジスタ１の
終段の転送部５Ｌに蓄積し、転送クロックパルスφHL，
φH1，φH2で他の信号電荷ｅX+1 を終段の転送部５Ｌに
転送し、終段の転送部５Ｌで信号電荷ｅX とｅX+1 を混
合するように成す。
【００１０】また、このように電荷転送レジスタ１の終
段の転送部５Ｌで混合した信号電荷（ｅX ＋ｅX+1)をフ
ローティング・ディフージョン領域７に転送し、出力す
るようになす。
段の転送部５Ｌで混合した信号電荷（ｅX ＋ｅX+1)をフ
ローティング・ディフージョン領域７に転送し、出力す
るようになす。
【００１１】また、本発明は、ＣＣＤ構造の電荷転送レ
ジスタ１の終段に出力ゲート部６を介してフローティン
グ・ディフージョン領域７が接続され、フローティング
・ディフージョン領域７とリセットドレイン領域１０間
にリセットゲート部１１が設けられてなるＣＣＤ素子に
おいて、電荷転送レジスタ１の前段の転送部５3 ，
５ 4 ，５5 ，５6 ‥‥と後段の転送部５1 ，５2 に夫々
独立に転送クロックパルスを印加するようになし、間欠
モードによる読み出し時、後段の転送部５1 ，５2に前
段の転送部５3 ，５4 ，５5 ，５6 ‥‥に与える転送ク
ロックパルスφH1，φH2のｎ倍（ｎは整数）の周期の転
送クロックパルスφH4，φH3を印加して後段の転送部５
2 で信号電荷ｅX とｅX+1 を混合するように成す。
ジスタ１の終段に出力ゲート部６を介してフローティン
グ・ディフージョン領域７が接続され、フローティング
・ディフージョン領域７とリセットドレイン領域１０間
にリセットゲート部１１が設けられてなるＣＣＤ素子に
おいて、電荷転送レジスタ１の前段の転送部５3 ，
５ 4 ，５5 ，５6 ‥‥と後段の転送部５1 ，５2 に夫々
独立に転送クロックパルスを印加するようになし、間欠
モードによる読み出し時、後段の転送部５1 ，５2に前
段の転送部５3 ，５4 ，５5 ，５6 ‥‥に与える転送ク
ロックパルスφH1，φH2のｎ倍（ｎは整数）の周期の転
送クロックパルスφH4，φH3を印加して後段の転送部５
2 で信号電荷ｅX とｅX+1 を混合するように成す。
【００１２】この間欠モードによる読み出し時、出力ゲ
ート部６には固定電圧ＶOGを印加する。
ート部６には固定電圧ＶOGを印加する。
【００１３】
【作用】第１の発明においては、間欠モードによる読み
出し時、出力ゲート部６にクロックパルスφOGを印加
し、出力ゲート部６の電位が低レベルの状態で電荷転送
レジスタ１の終段５Ｌにおいて１の信号電荷ｅX と他の
信号電荷ｅX+1 の混合を行うので、出力部９から得られ
る出力信号の信号期間Ｔ2 が従来のフローティング・デ
ィフージョン領域７で混合する場合の信号期間Ｔ1 に比
べて長くなる（Ｔ2＞Ｔ1 ）。
出し時、出力ゲート部６にクロックパルスφOGを印加
し、出力ゲート部６の電位が低レベルの状態で電荷転送
レジスタ１の終段５Ｌにおいて１の信号電荷ｅX と他の
信号電荷ｅX+1 の混合を行うので、出力部９から得られ
る出力信号の信号期間Ｔ2 が従来のフローティング・デ
ィフージョン領域７で混合する場合の信号期間Ｔ1 に比
べて長くなる（Ｔ2＞Ｔ1 ）。
【００１４】また、第２の発明は、電荷転送レジスタ１
の前段の転送部５3 ，５4 ，５5 ，５6 ‥‥と後段の転
送部５1 ，５2 に夫々独立に転送クロックパルスを印加
するようになし、間欠モードによる読み出し時、後段の
転送部５1 ，５2 に前段の転送部５3 ，５4 ，５5 ，５
6 ‥‥に与える転送クロックパルスφH1，φH2のｎ倍
（ｎは整数）の周期の転送クロックパルスφH4，φH3を
印加して後段の転送部５ 2 で信号電荷ｅX とｅX+1 の混
合を行うので、出力部９から得られる出力信号の信号期
間Ｔ3 が従来のフローティング・ディフージョン領域７
で混合する場合の信号期間Ｔ1 に比して長くなる。
の前段の転送部５3 ，５4 ，５5 ，５6 ‥‥と後段の転
送部５1 ，５2 に夫々独立に転送クロックパルスを印加
するようになし、間欠モードによる読み出し時、後段の
転送部５1 ，５2 に前段の転送部５3 ，５4 ，５5 ，５
6 ‥‥に与える転送クロックパルスφH1，φH2のｎ倍
（ｎは整数）の周期の転送クロックパルスφH4，φH3を
印加して後段の転送部５ 2 で信号電荷ｅX とｅX+1 の混
合を行うので、出力部９から得られる出力信号の信号期
間Ｔ3 が従来のフローティング・ディフージョン領域７
で混合する場合の信号期間Ｔ1 に比して長くなる。
【００１５】
【実施例】以下、図面を参照して本発明によるＣＣＤ素
子の実施例を説明する。
子の実施例を説明する。
【００１６】図１は本発明に係るＣＣＤ素子、即ちＣＣ
Ｄ一次元センサに適用した場合の水平転送レジスタの終
段部分及びその出力部の構成図で、前述の図６と対応す
る部分には同一符号を付して示す。本例においても、図
６と同様に半導体基板２に形成された、ウエル領域３の
主面に絶縁膜を介してストレージ電極４Ｓ及びトランス
ファ電極４Ｔを有する転送部が複数配列され、２相のク
ロックパルスφH1及びφH2（図２Ａ，Ｂ参照）にて信号
電荷を水平方向に順次転送するＣＣＤ構造の水平転送レ
ジスタ１と、水平転送レジスタ１の終段の転送部５Ｌに
接続された出力ゲート部６及びフローティング・ディフ
ージョン領域７と、フローティング・ディフージョン領
域７に接続された出力アンプ８と、リセットドレイン領
域１０と、フローティング・ディフージョン領域７に転
送された信号電荷をリセットドレイン領域１０に掃出す
ためのリセットゲート部１１とを有してなる。なお、最
終段の転送部５Ｌには他の転送部５と独立に印加端子が
設けられ、これにクロックパルスφH2と同相のクロック
パルスφHL（図２Ａ参照）が印加され、その他の転送部
５にクロックパルスφH1，φH2が印加される。リセット
ドレイン領域１０には所定電圧ＶRDが、リセットゲート
部１１にはリセットパルスφRGが夫々印加される。
Ｄ一次元センサに適用した場合の水平転送レジスタの終
段部分及びその出力部の構成図で、前述の図６と対応す
る部分には同一符号を付して示す。本例においても、図
６と同様に半導体基板２に形成された、ウエル領域３の
主面に絶縁膜を介してストレージ電極４Ｓ及びトランス
ファ電極４Ｔを有する転送部が複数配列され、２相のク
ロックパルスφH1及びφH2（図２Ａ，Ｂ参照）にて信号
電荷を水平方向に順次転送するＣＣＤ構造の水平転送レ
ジスタ１と、水平転送レジスタ１の終段の転送部５Ｌに
接続された出力ゲート部６及びフローティング・ディフ
ージョン領域７と、フローティング・ディフージョン領
域７に接続された出力アンプ８と、リセットドレイン領
域１０と、フローティング・ディフージョン領域７に転
送された信号電荷をリセットドレイン領域１０に掃出す
ためのリセットゲート部１１とを有してなる。なお、最
終段の転送部５Ｌには他の転送部５と独立に印加端子が
設けられ、これにクロックパルスφH2と同相のクロック
パルスφHL（図２Ａ参照）が印加され、その他の転送部
５にクロックパルスφH1，φH2が印加される。リセット
ドレイン領域１０には所定電圧ＶRDが、リセットゲート
部１１にはリセットパルスφRGが夫々印加される。
【００１７】本例において、通常モードで読み出しを行
う場合は、前述の従来例と同様に行われる。即ち出力ゲ
ート部６に固定電圧ＶOGを印加し、リセットパルスφRS
をクロックパルスφHLの１周期毎にその高レベルに同期
して印加し（図７Ｄ参照）、１画素毎（Ｘ画素、Ｘ＋１
画素、Ｘ＋２画素‥‥）の信号電荷に応じた信号を順次
出力するようになされる（図７Ｅ参照）。
う場合は、前述の従来例と同様に行われる。即ち出力ゲ
ート部６に固定電圧ＶOGを印加し、リセットパルスφRS
をクロックパルスφHLの１周期毎にその高レベルに同期
して印加し（図７Ｄ参照）、１画素毎（Ｘ画素、Ｘ＋１
画素、Ｘ＋２画素‥‥）の信号電荷に応じた信号を順次
出力するようになされる（図７Ｅ参照）。
【００１８】次に、例えば２画素分の信号を混合して読
み出す場合の間欠モードによる読み出し時には、リセッ
トゲート部１１に与えるリセットパルスφRGを通常モー
ドに比べて１個置きに間引くと共に、位相をずらして、
即ち例えばクロックパルスφ HLの低レベルに同期するよ
うに印加し、また、出力ゲート部６に通常モード時の固
定電圧ＶOGに代えて例えば間引かれたリセットパルスφ
RSに同期するクロックパルスφOGを印加するようにな
し、電荷転送レジスタの最終段の転送部５Ｌにおいて２
画素分（例えばＸ画素とＸ＋１画素、Ｘ＋２画素とＸ＋
３画素‥‥）の信号電荷（ｅX とｅX+1)，（ｅX+2 とｅ
X+3)‥‥を混合する。そして、この混合された信号電荷
をフローティング・ブィフージョン領域７に転送し、之
より出力アンプ８を通して出力するようになす。次に、
図２の印加パルス波形と図３のポテンシャル図を用いて
上記実施例の間欠モードにおける信号電荷の転送を説明
する。
み出す場合の間欠モードによる読み出し時には、リセッ
トゲート部１１に与えるリセットパルスφRGを通常モー
ドに比べて１個置きに間引くと共に、位相をずらして、
即ち例えばクロックパルスφ HLの低レベルに同期するよ
うに印加し、また、出力ゲート部６に通常モード時の固
定電圧ＶOGに代えて例えば間引かれたリセットパルスφ
RSに同期するクロックパルスφOGを印加するようにな
し、電荷転送レジスタの最終段の転送部５Ｌにおいて２
画素分（例えばＸ画素とＸ＋１画素、Ｘ＋２画素とＸ＋
３画素‥‥）の信号電荷（ｅX とｅX+1)，（ｅX+2 とｅ
X+3)‥‥を混合する。そして、この混合された信号電荷
をフローティング・ブィフージョン領域７に転送し、之
より出力アンプ８を通して出力するようになす。次に、
図２の印加パルス波形と図３のポテンシャル図を用いて
上記実施例の間欠モードにおける信号電荷の転送を説明
する。
【００１９】図２に示すタイミングで水平転送レジスタ
１の転送部５に２相クロックパルスφH1，φH2及び最終
段の転送部５ＬにクロックパルスφHLが、出力ゲート部
６に出力ゲートパルス即ち、クロックパルスφOGが、リ
セットゲート部１１にリセットパルスφRSが、夫々印加
される。
１の転送部５に２相クロックパルスφH1，φH2及び最終
段の転送部５ＬにクロックパルスφHLが、出力ゲート部
６に出力ゲートパルス即ち、クロックパルスφOGが、リ
セットゲート部１１にリセットパルスφRSが、夫々印加
される。
【００２０】時点ｔ1 では、各部のポテンシャルは図３
Ａに示す状態となり、クロックパルスφH1が印加された
転送部５からクロックパルスφHLが印加された最終段の
転送部５ＬにＸ画素目の信号電荷ｅX が転送される。こ
のときのＣＣＤ出力としては前画素（Ｘ−２，Ｘ−１）
の混合され信号電荷（ｅX-2 ＋ｅX-1)に対応する信号が
出力されている。
Ａに示す状態となり、クロックパルスφH1が印加された
転送部５からクロックパルスφHLが印加された最終段の
転送部５ＬにＸ画素目の信号電荷ｅX が転送される。こ
のときのＣＣＤ出力としては前画素（Ｘ−２，Ｘ−１）
の混合され信号電荷（ｅX-2 ＋ｅX-1)に対応する信号が
出力されている。
【００２１】次に、時点ｔ2 では、クロックパルスφHL
が低レベルになる前に出力ゲート部６のクロックパルス
φOGを低レベルにし、図３Ｂに示すポテンシャル状態と
なす。
が低レベルになる前に出力ゲート部６のクロックパルス
φOGを低レベルにし、図３Ｂに示すポテンシャル状態と
なす。
【００２２】次に、時点ｔ3 では最終段の転送部５Ｌの
クロックパルスφHLが低レベルとなる。出力ゲート部６
のクロックパルスφOGは既に低レベル（いわゆるグラン
ド電位）になっているため、図３Ｃのポテンシャル状態
となって信号電荷ｅX は最終段の転送部５Ｌのストレー
ジ電極４Ｓ下にとどまり、フローティング・ディフージ
ョン領域７へは転送されない。一方、クロックパルスφ
H1は高レベルとなるため、最終段の転送部５Ｌの１つ手
前の転送部のストレージ電極４Ｓ下に次のＸ＋１画素目
の信号電荷ｅX+1 が転送される。
クロックパルスφHLが低レベルとなる。出力ゲート部６
のクロックパルスφOGは既に低レベル（いわゆるグラン
ド電位）になっているため、図３Ｃのポテンシャル状態
となって信号電荷ｅX は最終段の転送部５Ｌのストレー
ジ電極４Ｓ下にとどまり、フローティング・ディフージ
ョン領域７へは転送されない。一方、クロックパルスφ
H1は高レベルとなるため、最終段の転送部５Ｌの１つ手
前の転送部のストレージ電極４Ｓ下に次のＸ＋１画素目
の信号電荷ｅX+1 が転送される。
【００２３】次に、時点ｔ4 でリセットパルスφRSがオ
ンされ、図３Ｄのポテンシャル状態となって、前画素Ｘ
−２，Ｘ−１の混合された信号電荷（ｅX-2,ｅX-1)がリ
セットドレイン領域７に掃出される。
ンされ、図３Ｄのポテンシャル状態となって、前画素Ｘ
−２，Ｘ−１の混合された信号電荷（ｅX-2,ｅX-1)がリ
セットドレイン領域７に掃出される。
【００２４】次に、クロックパルスφHLが低レベル状態
の時点ｔ5 でリセットパルスφRSがオフされ、図２Ｅの
ポテンシャル状態となる。この時点でも、出力ゲート部
６のクロックパルスφOGが低レベルであるので、Ｘ画素
目の信号電荷ｅX は最終段転送部５Ｌのストレージ電極
４Ｓ下にとどまっている。
の時点ｔ5 でリセットパルスφRSがオフされ、図２Ｅの
ポテンシャル状態となる。この時点でも、出力ゲート部
６のクロックパルスφOGが低レベルであるので、Ｘ画素
目の信号電荷ｅX は最終段転送部５Ｌのストレージ電極
４Ｓ下にとどまっている。
【００２５】次に、時点ｔ6 ではクロックパルスφHLが
高レベルで、クロックパルスφH1が低レベルとなり、し
かも、クロックパルスφOGは未だ低レベルであるため、
図３Ｆに示すポテンシャル状態となり、Ｘ＋１画素目の
信号電荷ｅX+1 が最終段の転送部５Ｌのストレージ電極
４Ｓ下に転送され、この最終段の転送部５ＬにおいてＸ
画素と（Ｘ＋１）画素目の両信号電荷ｅX 及びｅX+1 が
混合される。
高レベルで、クロックパルスφH1が低レベルとなり、し
かも、クロックパルスφOGは未だ低レベルであるため、
図３Ｆに示すポテンシャル状態となり、Ｘ＋１画素目の
信号電荷ｅX+1 が最終段の転送部５Ｌのストレージ電極
４Ｓ下に転送され、この最終段の転送部５ＬにおいてＸ
画素と（Ｘ＋１）画素目の両信号電荷ｅX 及びｅX+1 が
混合される。
【００２６】次に、最終段の転送部５Ｌからフローティ
ング・ディフージョン領域７へ混合された信号電荷を転
送する前の時点ｔ7 では、クロックパルスφOGが高レベ
ルにされる。このときのポテンシャル状態は図３Ｇの如
くなる。
ング・ディフージョン領域７へ混合された信号電荷を転
送する前の時点ｔ7 では、クロックパルスφOGが高レベ
ルにされる。このときのポテンシャル状態は図３Ｇの如
くなる。
【００２７】次に、時点ｔ8 でクロックパルスφHLが低
レベルとなり、図３Ｈのポテンシャル状態となり、出力
ゲート部６を通して混合された信号電荷（ｅX ＋ｅX+1)
がフローティング・ディフージョン領域７に転送され、
出力アンプ８を通して信号が出力される。
レベルとなり、図３Ｈのポテンシャル状態となり、出力
ゲート部６を通して混合された信号電荷（ｅX ＋ｅX+1)
がフローティング・ディフージョン領域７に転送され、
出力アンプ８を通して信号が出力される。
【００２８】上述の実施例によれば、間欠モードの読み
出し時、２画素分の信号電荷（ｅX）及び（ｅX+1 ）を
水平転送レジスタ１の最終段の転送部５Ｌで混合し、混
合された状態でフローティング・ディフージョン領域７
へ転送し、出力アンプ８を通して出力することにより、
従来のフローティング・ディフージョン領域７で混合し
た場合に比して信号期間Ｔ2 をのばすことができる（Ｔ
2 ＞Ｔ1 ）。従って、従来に比して回路系の負担を軽減
することができ、間欠モードでの読み取りスピードを上
げることができる。
出し時、２画素分の信号電荷（ｅX）及び（ｅX+1 ）を
水平転送レジスタ１の最終段の転送部５Ｌで混合し、混
合された状態でフローティング・ディフージョン領域７
へ転送し、出力アンプ８を通して出力することにより、
従来のフローティング・ディフージョン領域７で混合し
た場合に比して信号期間Ｔ2 をのばすことができる（Ｔ
2 ＞Ｔ1 ）。従って、従来に比して回路系の負担を軽減
することができ、間欠モードでの読み取りスピードを上
げることができる。
【００２９】上例では、２画素分の信号電荷を混合する
場合に適用したが、その他、３画素以上の信号電荷を混
合する場合にも適用可能である。
場合に適用したが、その他、３画素以上の信号電荷を混
合する場合にも適用可能である。
【００３０】尚、上例ではリセットパルスφRSをオフす
る時点を時点ｔ4 と時点ｔ5 との間で行ったが、時点ｔ
7 との時点ｔ8 のクロックパルスφHLが低レベルになる
前までにリセットパルスφRSをオフしてもなんら問題は
ない。即ち信号期間Ｔ2 は短くならない。
る時点を時点ｔ4 と時点ｔ5 との間で行ったが、時点ｔ
7 との時点ｔ8 のクロックパルスφHLが低レベルになる
前までにリセットパルスφRSをオフしてもなんら問題は
ない。即ち信号期間Ｔ2 は短くならない。
【００３１】また、上例では、図１に示すような不純物
プロファイルとしているが、これに限らない。要は図３
に示すようなポテンシャルプロファイルが実現できさえ
すればよく、例えばゲートに印加する電圧をφOG，
φHL，φH1，φH2等で変化させるようにしても実現可能
である。
プロファイルとしているが、これに限らない。要は図３
に示すようなポテンシャルプロファイルが実現できさえ
すればよく、例えばゲートに印加する電圧をφOG，
φHL，φH1，φH2等で変化させるようにしても実現可能
である。
【００３２】図４及び図５は本発明の他の実施例であ
る。本例は水平転送レジスタ１の最終段の転送部５Ｌに
限らず、いわゆる後段の転送部５で信号電荷の混合を行
うようにした場合である。
る。本例は水平転送レジスタ１の最終段の転送部５Ｌに
限らず、いわゆる後段の転送部５で信号電荷の混合を行
うようにした場合である。
【００３３】図４は本例の構成を示すものである。本例
は、特に２相のクロックパルスで駆動する水平転送レジ
スタに対して、その最終段を含む後段の転送部、本例で
は転送部５1 と５2 へのクロックパルスの印加端子と、
それ以前の転送部５3 ，５4，５5 ，５6 ‥‥へのクロ
ックパルスの印加端子とを別にして設ける。その他の構
成は図１と同様であるので同一符号を付して詳細説明は
省略する。
は、特に２相のクロックパルスで駆動する水平転送レジ
スタに対して、その最終段を含む後段の転送部、本例で
は転送部５1 と５2 へのクロックパルスの印加端子と、
それ以前の転送部５3 ，５4，５5 ，５6 ‥‥へのクロ
ックパルスの印加端子とを別にして設ける。その他の構
成は図１と同様であるので同一符号を付して詳細説明は
省略する。
【００３４】本例において、通常モードの使用時には、
全転送部（５1 〜５6 ‥‥）に２相のクロックパルスφ
H1及びφH2を与えて前述と同様の通常モード読み出しを
行う。
全転送部（５1 〜５6 ‥‥）に２相のクロックパルスφ
H1及びφH2を与えて前述と同様の通常モード読み出しを
行う。
【００３５】しかして、間欠モードにおける読み出し
時、例えば２画素分の信号を混合して読み出すときに
は、水平転送レジスタ１の後段の転送部５1 及び５2 に
それ以前の前段の転送部５3 ，５4 ，５5 ，５6 ‥‥に
印加されるクロックパルスφH1，φH2（周期ＴC1）の２
倍の周期ＴC2（＞ＴC1）のクロックパルスφH3，φ
H4（図５Ｃ，Ｄ参照）を印加する。出力ゲート部６には
固定電圧ＶOG（図５Ｅ参照）を印加する。
時、例えば２画素分の信号を混合して読み出すときに
は、水平転送レジスタ１の後段の転送部５1 及び５2 に
それ以前の前段の転送部５3 ，５4 ，５5 ，５6 ‥‥に
印加されるクロックパルスφH1，φH2（周期ＴC1）の２
倍の周期ＴC2（＞ＴC1）のクロックパルスφH3，φ
H4（図５Ｃ，Ｄ参照）を印加する。出力ゲート部６には
固定電圧ＶOG（図５Ｅ参照）を印加する。
【００３６】この構成によれば、図５のクロック波形図
で示すように、時点ｔ1 ではクロックパルスφH1が低レ
ベルで、クロックパルスφH3が高レベルとなり、転送部
５3のＸ画素目の信号電荷ｅX が転送部５2 のストレー
ジ電極４Ｓに転送される。
で示すように、時点ｔ1 ではクロックパルスφH1が低レ
ベルで、クロックパルスφH3が高レベルとなり、転送部
５3のＸ画素目の信号電荷ｅX が転送部５2 のストレー
ジ電極４Ｓに転送される。
【００３７】次に、時点ｔ2 では、クロックパルスφH1
が低レベルでクロックパルスφH3が高レベルのままであ
るので、転送部５3 のＸ＋１画素目の信号電荷ｅ
X+1 が、転送部５2 のストレージ電極４Ｓ下に転送さ
れ、この転送部５2 においてＸ画素とＸ＋１画素の両信
号電荷ｅX 及びｅX+1 が混合される。
が低レベルでクロックパルスφH3が高レベルのままであ
るので、転送部５3 のＸ＋１画素目の信号電荷ｅ
X+1 が、転送部５2 のストレージ電極４Ｓ下に転送さ
れ、この転送部５2 においてＸ画素とＸ＋１画素の両信
号電荷ｅX 及びｅX+1 が混合される。
【００３８】そして、時点ｔ3 でφH3が低レベルに、φ
H4が高レベルになり、混合された信号電荷（ｅX ＋ｅ
X+1)が最終段の転送部５1 に転送され、さらに時点ｔ4
でフローティング・ディフージョン領域７に転送されて
出力アンプ８より出力される。
H4が高レベルになり、混合された信号電荷（ｅX ＋ｅ
X+1)が最終段の転送部５1 に転送され、さらに時点ｔ4
でフローティング・ディフージョン領域７に転送されて
出力アンプ８より出力される。
【００３９】この構成によれば、水平転送レジスタ１の
後段の転送部５2 で２画素分の信号電荷を混合し、混合
した状態でフローティング・ディフージョン領域７へ転
送するので、前述の従来の場合に比して信号期間Ｔ3 を
のばすことができる（Ｔ3 ＞Ｔ1 ）。
後段の転送部５2 で２画素分の信号電荷を混合し、混合
した状態でフローティング・ディフージョン領域７へ転
送するので、前述の従来の場合に比して信号期間Ｔ3 を
のばすことができる（Ｔ3 ＞Ｔ1 ）。
【００４０】尚、上例ではクロックパルスφH3，φH4の
転送部５2 ，５1 を設けるようにしたがクロックパルス
φH4の転送部５1 を省略することもできる。このときに
は、クロックパルスφH3の転送部が最終段となり、従っ
て、最終段で信号電荷の混合が行われることになる。
転送部５2 ，５1 を設けるようにしたがクロックパルス
φH4の転送部５1 を省略することもできる。このときに
は、クロックパルスφH3の転送部が最終段となり、従っ
て、最終段で信号電荷の混合が行われることになる。
【００４１】また、図５では間欠モードの読み出しで２
画素分の信号電荷を混合するようにしたが、クロックパ
ルスφH3，φH4をクロックパルスφH1，φH2のｎ倍（ｎ
は整数）の周期のクロックパルスとすることにより、３
画素分以上の信号電荷を混合する場合にも適用できる。
画素分の信号電荷を混合するようにしたが、クロックパ
ルスφH3，φH4をクロックパルスφH1，φH2のｎ倍（ｎ
は整数）の周期のクロックパルスとすることにより、３
画素分以上の信号電荷を混合する場合にも適用できる。
【００４２】
【発明の効果】本発明によれば、間欠モードによる読み
出し時、電荷転送レジスタの転送部において信号電荷の
混合を行うことにより、出力信号の信号期間を従来に比
してのばすことができる。従って、回路系の負担を軽減
して、間欠モードでの読み出しスピードを上げることが
可能になる。
出し時、電荷転送レジスタの転送部において信号電荷の
混合を行うことにより、出力信号の信号期間を従来に比
してのばすことができる。従って、回路系の負担を軽減
して、間欠モードでの読み出しスピードを上げることが
可能になる。
【図１】本発明のＣＣＤ素子の一例を示す構成図であ
る。
る。
【図２】図１のＣＣＤ素子に係る間欠モードにおける印
加パルス波形及びＣＣＤ出力波形を示す波形図である。
加パルス波形及びＣＣＤ出力波形を示す波形図である。
【図３】図１のＣＣＤ素子の動作説明に供するポテンシ
ャル図である。
ャル図である。
【図４】本発明のＣＣＤ素子の他の例を示す構成図であ
る。
る。
【図５】図４のＣＣＤ素子に係る間欠モードにおける印
加パルス波形及びＣＣＤ出力波形を示す波形図である。
加パルス波形及びＣＣＤ出力波形を示す波形図である。
【図６】従来例のＣＣＤ素子の構成図である。
【図７】通常モード及び従来の間欠モードにおける印加
パルス波形とＣＣＤ出力波形を示す波形図である。
パルス波形とＣＣＤ出力波形を示す波形図である。
１ 水平転送レジスタ ２ Ｐ形半導体基板 ３ Ｎ形ウエル領域 ４Ｓ ストレージ電極 ４Ｔ トランスファ電極 ５ 転送部 ５Ｌ 最終段の転送部 ６ 出力ゲート部 ７ フローティング・ディフージョン領域 ８ 出力アンプ ９ 出力部 １０ リセットドレイン領域 １１ リセットゲート部 φH1，φH2 ２相クロックパルス φHL クロックパルス φOG 出力ゲート部のクロックパルス ＶOG 出力ゲート部の固定電圧 φRS リセットパルス ＶRD リセットドレイン領域の電圧
Claims (4)
- 【請求項１】 転送クロックパルスが印加されるＣＣＤ
構造の電荷転送レジスタの終段に出力ゲート部を介して
フローティング・ディフージョン領域が接続され、該フ
ローティング・ディフージョン領域とリセットドレイン
領域間にリセットゲート部が設けられてなるＣＣＤ素子
において、間欠モードによる読み出し時、上記出力ゲー
トにクロックパルスを印加し、出力ゲート部の電位を低
レベルとして１の信号電荷を上記電荷転送レジスタの終
段の転送部に蓄積し、上記転送クロックパルスで他の信
号電荷を上記終段の転送部に転送し、上記終段の転送部
で信号電荷を混合することを特徴とするＣＣＤ素子。 - 【請求項２】 電荷転送レジスタの終段の転送部で混合
した信号電荷をフローティング・ディフージョン領域に
転送して出力することを特徴とする請求項１記載のＣＣ
Ｄ素子。 - 【請求項３】 ＣＣＤ構造の電荷転送レジスタの終段に
出力ゲート部を介してフローティング・ディフージョン
領域が接続され、該フローティング・ディフージョン領
域とリセットドレイン領域間にリセットゲート部が設け
られてなるＣＣＤ素子において、上記電荷転送レジスタ
の前段の転送部と後段の転送部に夫々独立に転送クロッ
クパルスを印加するようになし、間欠モードによる読み
出し時、上記後段の転送部に上記前段の転送部に与える
転送クロックパルスのｎ倍（ｎは整数）の周期の転送ク
ロックパルスを印加して上記後段の転送部で信号電荷を
混合することを特徴とするＣＣＤ素子。 - 【請求項４】 間欠モードによる読み出し時、出力ゲー
ト部には固定電圧が印加されることを特徴とする請求項
３記載のＣＣＤ素子。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4228812A JP3036250B2 (ja) | 1992-08-27 | 1992-08-27 | Ｃｃｄ素子 |
| EP93306474A EP0588493B1 (en) | 1992-08-27 | 1993-08-17 | Charge-coupled devices |
| DE69329638T DE69329638T2 (de) | 1992-08-27 | 1993-08-17 | Ladungsgekoppelte Vorrichtungen |
| KR1019930016387A KR100265449B1 (ko) | 1992-08-27 | 1993-08-24 | 전하 결합 장치 소자 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4228812A JP3036250B2 (ja) | 1992-08-27 | 1992-08-27 | Ｃｃｄ素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0678101A true JPH0678101A (ja) | 1994-03-18 |
| JP3036250B2 JP3036250B2 (ja) | 2000-04-24 |
Family
ID=16882251
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4228812A Expired - Fee Related JP3036250B2 (ja) | 1992-08-27 | 1992-08-27 | Ｃｃｄ素子 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0588493B1 (ja) |
| JP (1) | JP3036250B2 (ja) |
| KR (1) | KR100265449B1 (ja) |
| DE (1) | DE69329638T2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001054021A (ja) * | 1999-08-12 | 2001-02-23 | Seiko Epson Corp | 固体撮像装置及びその駆動方法 |
| US8054364B2 (en) | 2007-03-27 | 2011-11-08 | Fujifilm Corporation | Image apparatus and drive control method for image pickup device with horizontal addition of pixel data |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5625414A (en) * | 1995-01-30 | 1997-04-29 | Eastman Kodak Company | Imaging device using asymmetrical timing for pixel summing |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57148478A (en) * | 1981-03-09 | 1982-09-13 | Canon Inc | Solid image pickup device |
| JPH04256364A (ja) * | 1991-02-08 | 1992-09-11 | Sharp Corp | 固体撮像装置の信号読み出し方法 |
| EP0522552B1 (en) * | 1991-07-12 | 1998-01-07 | Sony Corporation | Charge transfer device |
-
1992
- 1992-08-27 JP JP4228812A patent/JP3036250B2/ja not_active Expired - Fee Related
-
1993
- 1993-08-17 EP EP93306474A patent/EP0588493B1/en not_active Expired - Lifetime
- 1993-08-17 DE DE69329638T patent/DE69329638T2/de not_active Expired - Lifetime
- 1993-08-24 KR KR1019930016387A patent/KR100265449B1/ko not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001054021A (ja) * | 1999-08-12 | 2001-02-23 | Seiko Epson Corp | 固体撮像装置及びその駆動方法 |
| US8054364B2 (en) | 2007-03-27 | 2011-11-08 | Fujifilm Corporation | Image apparatus and drive control method for image pickup device with horizontal addition of pixel data |
Also Published As
| Publication number | Publication date |
|---|---|
| DE69329638T2 (de) | 2001-05-03 |
| KR940004861A (ko) | 1994-03-16 |
| EP0588493B1 (en) | 2000-11-08 |
| EP0588493A3 (en) | 1995-01-04 |
| KR100265449B1 (ko) | 2000-10-02 |
| EP0588493A2 (en) | 1994-03-23 |
| DE69329638D1 (de) | 2000-12-14 |
| JP3036250B2 (ja) | 2000-04-24 |
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