JPH0520892A - Ｃｃｄ素子 - Google Patents
Ｃｃｄ素子Info
- Publication number
- JPH0520892A JPH0520892A JP3172633A JP17263391A JPH0520892A JP H0520892 A JPH0520892 A JP H0520892A JP 3172633 A JP3172633 A JP 3172633A JP 17263391 A JP17263391 A JP 17263391A JP H0520892 A JPH0520892 A JP H0520892A
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- JP
- Japan
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- reset
- floating diffusion
- diffusion region
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Abstract
(57)【要約】
【目的】 ＣＣＤ素子において、出力部のフローティン
グ・ディフージョン領域とリセットゲート部間に存在す
る寄生容量の影響を抑えて高感度化を図る。 【構成】 ＣＣＤ構造の電荷転送レジスタ１の終段に水
平出力ゲート部５を介してフローティング・ディフージ
ョン領域７が接続され、フローティング・ディフージョ
ン領域７とリセットドレイン領域１０間にリセットゲー
ト部１１が設けられてなるＣＣＤ素子において、水平出
力ゲート部５に、リセットゲート部１１に印加するリセ
ットパルスφＲＧと逆相の出力ゲートパルスφＨＯＧを
印加する。
グ・ディフージョン領域とリセットゲート部間に存在す
る寄生容量の影響を抑えて高感度化を図る。 【構成】 ＣＣＤ構造の電荷転送レジスタ１の終段に水
平出力ゲート部５を介してフローティング・ディフージ
ョン領域７が接続され、フローティング・ディフージョ
ン領域７とリセットドレイン領域１０間にリセットゲー
ト部１１が設けられてなるＣＣＤ素子において、水平出
力ゲート部５に、リセットゲート部１１に印加するリセ
ットパルスφＲＧと逆相の出力ゲートパルスφＨＯＧを
印加する。
Description
【０００１】
【産業上の利用分野】本発明は、ＣＣＤエリアセンサ、
ＣＣＤリニアセンサ等のＣＣＤ撮像素子およびＣＣＤを
利用した他の素子等のＣＣＤ素子に関する。
ＣＣＤリニアセンサ等のＣＣＤ撮像素子およびＣＣＤを
利用した他の素子等のＣＣＤ素子に関する。
【０００２】
【従来の技術】図４は、従来のＣＣＤ撮像素子の水平転
送レジスタの終段部分及びその出力部の構成を示す。同
図において、１は水平転送レジスタを示す。水平転送レ
ジスタ１は、半導体基板２の主面上に絶縁膜を介して転
送電極即ち、ストレージ電極３Ｓ及びトランスフア電極
３Ｔを有してなる転送部４が複数配列され、２相の駆動
パルスφＨ1 及びφＨ2 （図５Ａ，Ｂ参照）により信号
電荷を水平方向に転送するように形成される。水平転送
レジスタ１の最終段の転送部４が、固定のゲート電圧Ｖ
HOG が印加される水平出力ゲート部５を介してフローテ
ィング・ディフージョン領域７に接続され、水平転送レ
ジスタ１よりの信号電荷がフローティング・ディフージ
ョン領域７に転送され、電荷−電圧変換され出力アンプ
８を通じて出力されるようになされる。この出力部９に
おいては、フローティング・ディフージョン領域７に転
送された信号電荷を所定電圧ＶRDが与えられたリセット
ドレイン領域１０に掃出すために両領域７及び１０間に
リセットパルスφＲＧ（図５Ｃ参照）が印加されるリセ
ットゲート部１１が形成される。
送レジスタの終段部分及びその出力部の構成を示す。同
図において、１は水平転送レジスタを示す。水平転送レ
ジスタ１は、半導体基板２の主面上に絶縁膜を介して転
送電極即ち、ストレージ電極３Ｓ及びトランスフア電極
３Ｔを有してなる転送部４が複数配列され、２相の駆動
パルスφＨ1 及びφＨ2 （図５Ａ，Ｂ参照）により信号
電荷を水平方向に転送するように形成される。水平転送
レジスタ１の最終段の転送部４が、固定のゲート電圧Ｖ
HOG が印加される水平出力ゲート部５を介してフローテ
ィング・ディフージョン領域７に接続され、水平転送レ
ジスタ１よりの信号電荷がフローティング・ディフージ
ョン領域７に転送され、電荷−電圧変換され出力アンプ
８を通じて出力されるようになされる。この出力部９に
おいては、フローティング・ディフージョン領域７に転
送された信号電荷を所定電圧ＶRDが与えられたリセット
ドレイン領域１０に掃出すために両領域７及び１０間に
リセットパルスφＲＧ（図５Ｃ参照）が印加されるリセ
ットゲート部１１が形成される。
【０００３】
【発明が解決しようとする課題】図４の出力部９におい
ては、図５Ｄにフローティング・ディフージョン領域７
の電位波形を示すように、リセットゲート部１１をオン
したとき（リセットパルスφＲＧの高レベルのとき）、
フローティング・ディフージョン領域７の電位Ｖ FDはリ
セットドレイン領域１０の電位ＶRDと等しくなるも（即
ちＶFD＝ＶRD）、フローティング・ディフージョン領域
７とリセットゲート部１１との間に寄生容量Ｃ1 が存在
するために、リセットゲート部１１がオフしたあとフロ
ーティング・ディフージョン領域７の電位ＶFDは寄生容
量Ｃ1 の容量結合によってリセットドレイン領域１０の
電位ＶRDにならず、之より低くなる（即ちＶFD＜
ＶRD）。これを図５ＥのＣＣＤ出力波形でみれば、リセ
ットゲート部１１がオフした後、基準電位（即ちリセッ
ト電位）ａより低い電位（即ちフィードスルー電位）ｂ
になる。この基準電位ａとフィードスルー電位ｂの差が
寄生容量Ｃ1 に起因する所謂カップリング量Ａ1 とな
る。
ては、図５Ｄにフローティング・ディフージョン領域７
の電位波形を示すように、リセットゲート部１１をオン
したとき（リセットパルスφＲＧの高レベルのとき）、
フローティング・ディフージョン領域７の電位Ｖ FDはリ
セットドレイン領域１０の電位ＶRDと等しくなるも（即
ちＶFD＝ＶRD）、フローティング・ディフージョン領域
７とリセットゲート部１１との間に寄生容量Ｃ1 が存在
するために、リセットゲート部１１がオフしたあとフロ
ーティング・ディフージョン領域７の電位ＶFDは寄生容
量Ｃ1 の容量結合によってリセットドレイン領域１０の
電位ＶRDにならず、之より低くなる（即ちＶFD＜
ＶRD）。これを図５ＥのＣＣＤ出力波形でみれば、リセ
ットゲート部１１がオフした後、基準電位（即ちリセッ
ト電位）ａより低い電位（即ちフィードスルー電位）ｂ
になる。この基準電位ａとフィードスルー電位ｂの差が
寄生容量Ｃ1 に起因する所謂カップリング量Ａ1 とな
る。
【０００４】ＣＣＤ撮像素子の高感度化につれて、フロ
ーティング・ディフージョン領域７に関する容量に比例
して容量Ｃ1 も減少すればよいが、減少しないときには
カップリング量Ａ1 が相対的に大きくなり、信号成分の
ダイナミックレンジが減少する。即ち、図６のポテンシ
ャル図で示すようにリセットゲート部１１をオフした後
のフローティング・ディフージョン領域７のポテンシャ
ルはＶRD（破線位置）より浅くなり（実線位置）、ＦＤ
部への転送を困難にしたり、また取り扱い電荷量を減少
させている。図６のポテンシャル差Ｂ1 がＣＣＤ出力波
形でのカップリング量Ａ1 に対応する。
ーティング・ディフージョン領域７に関する容量に比例
して容量Ｃ1 も減少すればよいが、減少しないときには
カップリング量Ａ1 が相対的に大きくなり、信号成分の
ダイナミックレンジが減少する。即ち、図６のポテンシ
ャル図で示すようにリセットゲート部１１をオフした後
のフローティング・ディフージョン領域７のポテンシャ
ルはＶRD（破線位置）より浅くなり（実線位置）、ＦＤ
部への転送を困難にしたり、また取り扱い電荷量を減少
させている。図６のポテンシャル差Ｂ1 がＣＣＤ出力波
形でのカップリング量Ａ1 に対応する。
【０００５】本発明は、上述の点に鑑み、リセットゲー
ト部とフローティング・ディフージョン領域間の容量Ｃ
1 によるカップリング量Ａ1 を低減することが目的であ
る。
ト部とフローティング・ディフージョン領域間の容量Ｃ
1 によるカップリング量Ａ1 を低減することが目的であ
る。
【０００６】
【課題を解決するための手段】本発明は、ＣＣＤ構造の
電荷転送レジスタ１の終段に出力ゲート部５を介してフ
ローティング・ディフージョン領域７が接続され、フロ
ーティング・ディフージョン領域７とリセットドレイン
領域１０間にリセットゲート部１１が設けられてなるＣ
ＣＤ素子において、出力ゲート部５に、リセットゲート
部１１に印加するリセットパルスφＲＧとは逆相の出力
ゲートパルスφＨＯＧを印加するようになす。
電荷転送レジスタ１の終段に出力ゲート部５を介してフ
ローティング・ディフージョン領域７が接続され、フロ
ーティング・ディフージョン領域７とリセットドレイン
領域１０間にリセットゲート部１１が設けられてなるＣ
ＣＤ素子において、出力ゲート部５に、リセットゲート
部１１に印加するリセットパルスφＲＧとは逆相の出力
ゲートパルスφＨＯＧを印加するようになす。
【０００７】
【作用】本発明においては、出力ゲート部５にリセット
パルスφＲＧと逆相の出力ゲートパルスφＨＯＧを印加
する。従って、リセットゲート部１１をオフした後の、
フローティング・ディフージョン領域７の電位ＶFDは、
リセットゲート部１１とフローティング・ディフージョ
ン領域７間の寄生容量Ｃ1の容量結合によってリセット
ドレイン領域１０の電位ＶRDより下げられるも、逆にフ
ローティング・ディフージョン領域７と出力ゲート部５
との間にも寄生容量Ｃ2 が存在するのでこの寄生容量Ｃ
2 の容量結合によって引き上げられる。この結果、寄生
容量Ｃ1 に起因するカップリング量が抑えられカップリ
ング量Ａが減少する。
パルスφＲＧと逆相の出力ゲートパルスφＨＯＧを印加
する。従って、リセットゲート部１１をオフした後の、
フローティング・ディフージョン領域７の電位ＶFDは、
リセットゲート部１１とフローティング・ディフージョ
ン領域７間の寄生容量Ｃ1の容量結合によってリセット
ドレイン領域１０の電位ＶRDより下げられるも、逆にフ
ローティング・ディフージョン領域７と出力ゲート部５
との間にも寄生容量Ｃ2 が存在するのでこの寄生容量Ｃ
2 の容量結合によって引き上げられる。この結果、寄生
容量Ｃ1 に起因するカップリング量が抑えられカップリ
ング量Ａが減少する。
【０００８】
【実施例】以下、図面を参照して本発明によるＣＣＤ素
子の実施例を説明する。
子の実施例を説明する。
【０００９】図１は本実施例に係るＣＣＤ素子の水平転
送レジスタ終段部分及びその出力部の構成図で、前述の
図４と対応する部分には同一符号を付して示す。本例に
おいても、図４と同様に半導体基板２の主面に絶縁膜を
介してストレージ電極３Ｓ及びトランスファ電極３Ｔを
有する転送部４が複数配列され、２相の駆動パルスφＨ
1 及びφＨ2 にて信号電荷を水平方向に順次転送するＣ
ＣＤ構造の水平転送レジスタ１と、水平転送レジスタ１
の最終段の転送部４に接続された水平出力ゲート部５及
びフローティング・ディフージョン領域７と、フローテ
ィング・ディフージョン領域７に接続された出力アンプ
８と、リセットドレイン領域１０と、フローティング・
ディフージョン領域７に転送された信号電荷をリセット
ドレイン領域１０に掃出すためのリセットゲート部１１
とを有してなる。リセットドレイン領域１０には所定電
圧ＶRDが、リセットゲート部１１にはリセットパルスφ
ＲＧが夫々印加される。
送レジスタ終段部分及びその出力部の構成図で、前述の
図４と対応する部分には同一符号を付して示す。本例に
おいても、図４と同様に半導体基板２の主面に絶縁膜を
介してストレージ電極３Ｓ及びトランスファ電極３Ｔを
有する転送部４が複数配列され、２相の駆動パルスφＨ
1 及びφＨ2 にて信号電荷を水平方向に順次転送するＣ
ＣＤ構造の水平転送レジスタ１と、水平転送レジスタ１
の最終段の転送部４に接続された水平出力ゲート部５及
びフローティング・ディフージョン領域７と、フローテ
ィング・ディフージョン領域７に接続された出力アンプ
８と、リセットドレイン領域１０と、フローティング・
ディフージョン領域７に転送された信号電荷をリセット
ドレイン領域１０に掃出すためのリセットゲート部１１
とを有してなる。リセットドレイン領域１０には所定電
圧ＶRDが、リセットゲート部１１にはリセットパルスφ
ＲＧが夫々印加される。
【００１０】しかして、本例においては、図１及び図２
に示すように水平出力ゲート部５に、従来の固定電位に
代えてリセットパルスφＲＧと逆相の出力ゲートパルス
φＨＯＧを印加するようになす。
に示すように水平出力ゲート部５に、従来の固定電位に
代えてリセットパルスφＲＧと逆相の出力ゲートパルス
φＨＯＧを印加するようになす。
【００１１】フローティング・ディフージョン領域７と
リセットゲート部１１との間に寄生容量Ｃ1 が存在する
と同時に、フローティング・ディフージョン領域７と水
平出力ゲート部５との間にも寄生容量Ｃ2 が存在してい
るので、水平出力ゲート部５にリセットパルスφＲＧと
逆相の出力ゲートパルスφＨＯＧを印加することによ
り、リセットゲート部１１をオフした後のフローティン
グ・ディフージョン領域７での電位低下を抑制すること
ができ、所謂ＣＣＤ出力波形におけるカップリング量Ａ
2 を抑えることができる。
リセットゲート部１１との間に寄生容量Ｃ1 が存在する
と同時に、フローティング・ディフージョン領域７と水
平出力ゲート部５との間にも寄生容量Ｃ2 が存在してい
るので、水平出力ゲート部５にリセットパルスφＲＧと
逆相の出力ゲートパルスφＨＯＧを印加することによ
り、リセットゲート部１１をオフした後のフローティン
グ・ディフージョン領域７での電位低下を抑制すること
ができ、所謂ＣＣＤ出力波形におけるカップリング量Ａ
2 を抑えることができる。
【００１２】即ち、リセットゲート部１１にリセットパ
ルスφＲＧの高レベル（例えば５Ｖ）が与えられてリセ
ットゲート部１１がオンしたとき、フローティング・デ
ィフージョン領域７の電位ＶFDはリセットドレイン領域
１０の電位ＶRDと等しくなる。このとき、水平出力ゲー
ト部５には出力ゲートパルスφＨＯＧの低レベル（例え
ば０Ｖ）が与えられる。次に、リセットパルスφＲＧの
低レベル（例えば０Ｖ）が与えられてリセットゲート部
１１がオフした後の、フローティング・ディフージョン
領域７の電位ＶFDは、寄生容量Ｃ1 の容量結合によって
引き下げられるも、これと同時に、水平出力ゲート部５
では出力ゲートパルスφＨＯＧの高レベル（例えば５
Ｖ）が印加されるために、寄生容量Ｃ2 の容量結合によ
ってフローティング・ディフージョン領域７の電位が引
き上げられる。この結果、リセットゲート部１１をオフ
した後のフローティング・ディフージョン領域の電位低
下が抑えられ、図２ＥのＣＣＤ出力波形でのカップリン
グ量Ａ2 が減少する。
ルスφＲＧの高レベル（例えば５Ｖ）が与えられてリセ
ットゲート部１１がオンしたとき、フローティング・デ
ィフージョン領域７の電位ＶFDはリセットドレイン領域
１０の電位ＶRDと等しくなる。このとき、水平出力ゲー
ト部５には出力ゲートパルスφＨＯＧの低レベル（例え
ば０Ｖ）が与えられる。次に、リセットパルスφＲＧの
低レベル（例えば０Ｖ）が与えられてリセットゲート部
１１がオフした後の、フローティング・ディフージョン
領域７の電位ＶFDは、寄生容量Ｃ1 の容量結合によって
引き下げられるも、これと同時に、水平出力ゲート部５
では出力ゲートパルスφＨＯＧの高レベル（例えば５
Ｖ）が印加されるために、寄生容量Ｃ2 の容量結合によ
ってフローティング・ディフージョン領域７の電位が引
き上げられる。この結果、リセットゲート部１１をオフ
した後のフローティング・ディフージョン領域の電位低
下が抑えられ、図２ＥのＣＣＤ出力波形でのカップリン
グ量Ａ2 が減少する。
【００１３】ここで、寄生容量Ｃ1 と寄生容量Ｃ2 が全
く同じ値で（Ｃ1 ＝Ｃ2 ）、リセットパルスφＲＧと出
力ゲートパルスφＨＯＧが全く逆相であれば、図２Ｅの
カップリング量がＯとなり鎖線で示すＣＣＤ出力波形Ｐ
1 となる。また、寄生容量Ｃ 1 と寄生容量Ｃ2 が等しく
なくてもカップリング量を減少することができるもの
で、例えばＣ1 ＞Ｃ2 てあれば、図２Ｅのカップリング
量Ａ2 の実線で示すＣＣＤ出力波形Ｐ2 となる。図示せ
ざるもＣ1 ＜Ｃ2 の場合もありうる。Ｐ3 は比較のため
に示したもので図４で得られる従来のＣＣＤ出力波形で
ある。また、上例では出力ゲートパルスφＨＯＧとリセ
ットパルスφＲＧの振幅を等しくしたが、出力ゲートパ
ルスφＨＯＧの振幅を変えてさらにカップリング量Ａ2
を抑制することも可能である。
く同じ値で（Ｃ1 ＝Ｃ2 ）、リセットパルスφＲＧと出
力ゲートパルスφＨＯＧが全く逆相であれば、図２Ｅの
カップリング量がＯとなり鎖線で示すＣＣＤ出力波形Ｐ
1 となる。また、寄生容量Ｃ 1 と寄生容量Ｃ2 が等しく
なくてもカップリング量を減少することができるもの
で、例えばＣ1 ＞Ｃ2 てあれば、図２Ｅのカップリング
量Ａ2 の実線で示すＣＣＤ出力波形Ｐ2 となる。図示せ
ざるもＣ1 ＜Ｃ2 の場合もありうる。Ｐ3 は比較のため
に示したもので図４で得られる従来のＣＣＤ出力波形で
ある。また、上例では出力ゲートパルスφＨＯＧとリセ
ットパルスφＲＧの振幅を等しくしたが、出力ゲートパ
ルスφＨＯＧの振幅を変えてさらにカップリング量Ａ2
を抑制することも可能である。
【００１４】次に、図２Ａ〜図２Ｄの印加パルス波形と
図３のポテンシャル図を用いて上記実施例における電荷
の転送を説明する。図２に示すタイミングで水平転送レ
ジスタ１の転送部４に２相の駆動パルスφＨ1 及びφＨ
2が、水平出力ゲート部５に出力ゲートパルスφＨＯＧ
が、リセットゲート部１１にリセットパルスφＲＧが夫
々印加される。
図３のポテンシャル図を用いて上記実施例における電荷
の転送を説明する。図２に示すタイミングで水平転送レ
ジスタ１の転送部４に２相の駆動パルスφＨ1 及びφＨ
2が、水平出力ゲート部５に出力ゲートパルスφＨＯＧ
が、リセットゲート部１１にリセットパルスφＲＧが夫
々印加される。
【００１５】そして、リセットゲート部１１をオンした
時点ｔ1 では、各部のポテンシャルは図３Ａに示す状態
となり、フローティング・ディフージョン領域７の信号
電荷ｅ1 はリセットドレイン領域１０に掃出され、次の
信号電荷ｅ2 が最終段の転送部４のストレージ電極３Ｓ
下に転送される。
時点ｔ1 では、各部のポテンシャルは図３Ａに示す状態
となり、フローティング・ディフージョン領域７の信号
電荷ｅ1 はリセットドレイン領域１０に掃出され、次の
信号電荷ｅ2 が最終段の転送部４のストレージ電極３Ｓ
下に転送される。
【００１６】次に、リセットゲート部１１がオフした時
点ｔ2 では駆動パルスφＨ1 が高レベルで、出力ゲート
パルスφＨＯＧが高レベルとなり、図３Ｂに示すポテン
シャル状態となって、信号電荷ｅ2 は最終段の転送部４
のストレージ電極３Ｓ下にとどまっている。
点ｔ2 では駆動パルスφＨ1 が高レベルで、出力ゲート
パルスφＨＯＧが高レベルとなり、図３Ｂに示すポテン
シャル状態となって、信号電荷ｅ2 は最終段の転送部４
のストレージ電極３Ｓ下にとどまっている。
【００１７】次に、時点ｔ3 では駆動パルスφＨ1 が低
レベルとなり、図３Ｃに示すポテンシャル状態となり、
転送部４の信号電荷ｅ2 がフローティング・ディフージ
ョン領域７に転送され、出力アンプ８を通して信号成分
が出力される。
レベルとなり、図３Ｃに示すポテンシャル状態となり、
転送部４の信号電荷ｅ2 がフローティング・ディフージ
ョン領域７に転送され、出力アンプ８を通して信号成分
が出力される。
【００１８】次に、時点ｔ4 では駆動パルスφＨ1 が高
レベルとなることによって、図３Ｄのポテンシャル状態
となり、次の信号電荷ｅ3 が最終段の転送部４のストレ
ージ電極３Ｓ下に転送される。このようにして、順次電
荷がフローティング・ディフージョン領域７に転送さ
れ、出力される。
レベルとなることによって、図３Ｄのポテンシャル状態
となり、次の信号電荷ｅ3 が最終段の転送部４のストレ
ージ電極３Ｓ下に転送される。このようにして、順次電
荷がフローティング・ディフージョン領域７に転送さ
れ、出力される。
【００１９】上述の実施例によれば、水平転送レジスタ
１の次段の水平出力ゲート部５に、リセットパルスφＲ
Ｇと逆相の出力ゲートパルスφＨＯＧを印加することに
より、リセットゲート部１１とフローティング・ディフ
ージョン領域７間の寄生容量Ｃ1 の影響を低減しカップ
リングを低減することができる。これによって、ＣＣＤ
エリアセンサ、ＣＣＤリニアセンサ等のＣＣＤ撮像素子
の高感度化によって増大したカップリング量によるフロ
ーティング・ディフージョン領域７の取扱い電荷量減
少、フローティング・ディフージョン領域７への転送電
界減少を打破することができる。
１の次段の水平出力ゲート部５に、リセットパルスφＲ
Ｇと逆相の出力ゲートパルスφＨＯＧを印加することに
より、リセットゲート部１１とフローティング・ディフ
ージョン領域７間の寄生容量Ｃ1 の影響を低減しカップ
リングを低減することができる。これによって、ＣＣＤ
エリアセンサ、ＣＣＤリニアセンサ等のＣＣＤ撮像素子
の高感度化によって増大したカップリング量によるフロ
ーティング・ディフージョン領域７の取扱い電荷量減
少、フローティング・ディフージョン領域７への転送電
界減少を打破することができる。
【００２０】
【発明の効果】本発明によれば、フローティング・ディ
フージョン領域とリセットゲート部間の寄生容量の影響
を抑え出力波形における基準電位とフィードスルー電位
間のカップリング量を減少することができ、フローティ
ング・ディフージョン領域における取扱い電荷量を確保
することができる。従って、ＣＣＤエリアセンサ、ＣＣ
Ｄリニアセンサ等のＣＣＤ撮像素子の高感度化を促進す
ることができる。
フージョン領域とリセットゲート部間の寄生容量の影響
を抑え出力波形における基準電位とフィードスルー電位
間のカップリング量を減少することができ、フローティ
ング・ディフージョン領域における取扱い電荷量を確保
することができる。従って、ＣＣＤエリアセンサ、ＣＣ
Ｄリニアセンサ等のＣＣＤ撮像素子の高感度化を促進す
ることができる。
【図１】本発明のＣＣＤ素子の要部の構成図である。
【図２】本発明に係る印加パルス波形及びＣＣＤ出力波
形を示す波形図である。
形を示す波形図である。
【図３】本発明に係る電荷転送時のポテンシャル図であ
る。
る。
【図４】従来のＣＣＤ素子の要部の構成図である。
【図５】従来に係る印加パルス波形及びＣＣＤ出力波形
を示す波形図である。
を示す波形図である。
【図６】従来に係る出力部のポテンシャル図である。
１ 水平転送レジスタ ２ 半導体基板 ３Ｓ，３Ｔ 転送電極 ４ 転送部 ５ 水平出力ゲート部 ７ フローティング・ディフージョン領域 ８ 出力アンプ ９ 出力部 １０ リセットドレイン領域 １１ リセットゲート部
Claims (1)
- 【特許請求の範囲】 【請求項１】 ＣＣＤ構造の電荷転送レジスタの終段に
出力ゲート部を介してフローティング・ディフージョン
領域が接続され、該フローティング・ディフージョン領
域とリセットドレイン領域間にリセットゲート部が設け
られてなるＣＣＤ素子において、 上記出力ゲート部に、上記リセットゲート部に印加する
リセットパルスと逆相の出力ゲートパルスを印加するこ
とを特徴とするＣＣＤ素子。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3172633A JPH0520892A (ja) | 1991-07-12 | 1991-07-12 | Ｃｃｄ素子 |
| DE69228838T DE69228838T2 (de) | 1991-07-12 | 1992-07-09 | Verfahren zur Steuerung einer Ladungstransferschaltung |
| DE69223864T DE69223864T2 (de) | 1991-07-12 | 1992-07-09 | Ladungstransferanordnung |
| EP92111682A EP0522552B1 (en) | 1991-07-12 | 1992-07-09 | Charge transfer device |
| EP96119886A EP0766455B1 (en) | 1991-07-12 | 1992-07-09 | Method of driving a charge transfer device |
| US07/911,936 US5199053A (en) | 1991-07-12 | 1992-07-10 | Charge transfer device output |
| KR1019920012334A KR100247827B1 (ko) | 1991-07-12 | 1992-07-11 | 전하전송소자 및 리니어촬상소자 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3172633A JPH0520892A (ja) | 1991-07-12 | 1991-07-12 | Ｃｃｄ素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0520892A true JPH0520892A (ja) | 1993-01-29 |
Family
ID=15945499
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3172633A Pending JPH0520892A (ja) | 1991-07-12 | 1991-07-12 | Ｃｃｄ素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0520892A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003244553A (ja) * | 2002-02-21 | 2003-08-29 | Matsushita Electric Ind Co Ltd | 電荷転送装置の駆動方法 |
| JP2009182834A (ja) * | 2008-01-31 | 2009-08-13 | Nec Electronics Corp | Ｃｃｄ装置及び駆動方法 |
-
1991
- 1991-07-12 JP JP3172633A patent/JPH0520892A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003244553A (ja) * | 2002-02-21 | 2003-08-29 | Matsushita Electric Ind Co Ltd | 電荷転送装置の駆動方法 |
| JP2009182834A (ja) * | 2008-01-31 | 2009-08-13 | Nec Electronics Corp | Ｃｃｄ装置及び駆動方法 |
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