JPH0679278B2

JPH0679278B2 - マイクロコンピュ−タ開発装置

Info

Publication number: JPH0679278B2
Application number: JP62126614A
Authority: JP
Inventors: 幸弘西口
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1987-05-22
Filing date: 1987-05-22
Publication date: 1994-10-05
Anticipated expiration: 2009-10-05
Also published as: JPS63291135A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明はプログラムメモリを内蔵している１チップマイ
クロコンピュータ（以下“マイコン”という）のプログ
ラムを開発するために使用されるマイクロコンピュータ
開発装置に関する。

〔従来の技術〕

一般にマイコンは、第９図に示すように内蔵プログラム
メモリ１と、データメモリを含んだ中央演算処理装置
（以下“CPU"という）２と、周辺回路４と、外部バスイ
ンタフェースと汎用ポートとの兼用端子（以下“外部I/
F/ポート”という）３とを含む。前記内蔵プログラムメ
モリ１に記憶されている命令に従ってCPU2が演算処理を
行ない周辺回路を制御する。マイコンが内蔵プログラム
メモリ内の命令だけを実行しており、マイコン外部に割
当てられている外部メモリ６や外部回路５に対してデー
タの書込みやデータの読出しを行なう動作（以下“アク
セス”という）を実行していない場合は、外部バスI/F/
ポート３は汎用ポートとして外部回路５の制御に使用さ
れる。しかし、マイコンが外部メモリ６や外部回路６を
アクセスして命令を読出し内蔵プログラムメモリ１に代
えて外部からの命令を実行する場合やデータのアクセス
をする場合は、外部メモリへのアドレス出力とデータ入
出力用とを行なう外部メモリアクセスポートとして外部
バスI/F/ポート３が使用される。従って、外部バスI/F/
ポート３を使用目的に応じて外部メモリアクセスポート
と汎用ポートとに切換えて使用できるようにしなければ
ならず、両機能の他に両機能の切換回路をも備え複雑な
回路構成となっている。

マイコンを使用するためには、ユーザーがCPU2を制御す
るプログラムを開発し、これを内蔵プログラムメモリお
よび外部メモリに必要に応じてわけて記憶する必要があ
る。一般にプログラムを開発するためには、マイコン開
発装置が使用される。第10図に従来のマイコン開発装置
の構成図を示す。従来のエバチップ（評価用プロセッ
サ）100は内蔵プログラムメモリ以外はマイコンと同一
の回路機能を備え、さらに外部バスI/Fポートとプログ
ラム開発装置のための制御回路とを１つのチップ上に備
えている。プログラムメモリエミュレータ200はマイコ
ンの内蔵プログラムメモリの代わりに用いられる外付メ
モリであって、開発するプログラムを記憶するために用
いられる書換え可能メモリであり、エバチップ100の外
部に設けられている。エバチップ100は前述したように
内蔵プログラムメモリは持っていないがマイコンとほぼ
同一機能であるため、マイコンの設計をそのまま流用し
て設計されているが、これに加えてプログラムメモリエ
ミュレータ200をアクセスするためのバスI/Fと同様機能
である外部バスI/F/ポートが設けられている。エバチッ
プ100は外部バスI/F/ポートを介してアドレスをアドレ
スバス1300に出力し、さらにコントロールバス1500にコ
ントロール信号を出力してプログラムメモリエミュレー
タ200をアクセスし、データバス1400に読出された命令
コードを外部バスI/F/ポートを介して入力する。従っ
て、外部メモリI/F/ポート機能が実現できなくなる為、
外部バスI/F/ポートエミュレータ1200をエバチップ100
の外部に接続しなければならない。外部で構成する外部
バスI/F/ポートエミュレータ1200はTTL等のICやゲート
アレー等で構成される。エバチップ100は外部バスI/Fポ
ートを介して、外部バスI/F/ポートエミュレータ200を
アクセスする。

トレーサー／デバグ回路300はアドレスバス1300,データ
バス1400,コントロールバス1500に接続され、エバチッ
プの実行する命令のアドレスや命令コード及びアクセス
するアドレス，データ，制御信号を記憶し、その情報は
エバチップの動作解析（以下“トレース機能”という）
に使用される。また、プログラムメモリエミュレータ20
0の内容を書換える動作，記憶したアドレスやデータを
利用して所定のアドレスに対しアクセスしたことを検出
したりエバチップ内部のレジスタの内容等を読出すこと
によりプログラムの不良動作を取のぞき、正常なプログ
ラムを開発する機能（以下“デバグ機能”という）をも
備えている。従って、マイコン開発装置では、エバチッ
プ100はプログラムメモリエミュレータ200や外部バスI/
Fポートエミュレータ1200を介して外部メモリから命令
コードを入力して演算処理を実行し、実行結果はトレー
サー／デバグ回路300により解析され必要に応じて修正
し、完全なプログラムを開発するために使用される。

〔発明が解決しようとする問題点〕

しかしながら、上述した従来のエバチップを用いたマイ
コン開発装置には以下の欠点がある。

第１に、エバチップ100の外部に接続する外部バスI/Fポ
ートエミュレータ1200は複雑な構成でありマイコン開発
装置を経済的にかつコンパクトに構成できない欠点を有
している。しかも、外部バスI/Fポートエミュレータ120
0はエバチップ100と異なるデバイス（TTL ICやゲートア
レー等）で構成される為、本来マイコンが備えている電
気的特性と完全に一致する特性を実現することができな
い。従って、プログラム開発装置に接続されるユーザー
が準備した応用回路とのインタフェースにおいてマイコ
ン開発装置では正常に応用回路をアクセスできるが、開
発したプログラムをマイコンに実行させる場合に応用回
路を正常にアクセスできないという不都合が生じる可能
がある。

第２に、マイコンの処理時間を短くするために、命令コ
ードの入力と、データのアクセスを含むCPUの演算処理
とを並列に実行する必要があるが、従来のエバチップは
命令コードの入力とデータのアクセスとを同じ外部バス
I/Fポートを用いて行なっているため両者を並列に実行
することはできず、処理時間を短かい高速マイコンの動
作と同じ動作を評価する（以下“エミュレートする”と
いう）ことができない欠点があった。

〔問題点を解決するための手段〕

本発明は、内蔵プログラムメモリに記憶された第１のプ
ログラムと外部に付加された外部メモリに記憶された第
２のプログラムとを実行するマイクロコンピュータの前
記第１および第２のプログラムを開発評価するために使
用されるマイクロコンピュータ開発装置において、前記
内蔵プログラムメモリを有しない評価用プロセッサと、
前記第１のプログラムを格納する第１のメモリと、前記
第２のプログラムを格納する第２のメモリと、トレーサ
ー／デバグ回路とを有し、前記評価用プロセッサは前記
第１のメモリと第１のバスを用いて接続される第１のポ
ートと、前記第２のメモリと第２のバスを用いて接続さ
れる第２のポートとを独立に有し、前記トレーサー／デ
バグ回路は前記第１のバスに接続し、前記評価用プロセ
ッサは前記第２のメモリから前記第２のバスを介して前
記第２のポートに入力された前記第２のプログラムを前
記第１のポートを介して前記第１のバスに出力する機能
を有し、該第１のバスに出力された前記第２のプログラ
ムを前記トレーサー／デバグ回路に書込むことを特徴と
するものである。

〔実施例〕

次に、本発明の第１の実施例について図面を参照して説
明する。

第１図は本発明を実施したエバチップを使用したマイコ
ン開発装置の構成図である。エバチップ100において、
外部バスI/Fポートには外部メモリ400のみが直接接続さ
れている。プログラムメモリI/Fポートにはプログラム
メモリエミュレータ200及びトレーサー／デバグ回路300
が接続されている。また、内部バス出力ポートには内部
アドレスバス，データバスが接続され、トレーサー／デ
バグ回路300と結合されている。プログラムメモリエミ
ュレータ200は出力信号136が“0"のときフェッチデータ
バス900に命令コードを出力する。

第２図はエバチップ100の内部構成図である。CPU110,周
辺回路150,外部バスI/Fポート140,内部アドレスバスお
よびデータバス160は第９図と同様の動作を行なうため
説明は省略する。プログラムカウンタ（PC）120はプロ
グラムメモリから読み出すべき命令のアドレスを発生
し、１命令コードの読出しごとにアドレスの値が更新さ
れる。プログラムカウンタ120の内容はプログラムメモ
リI/Fポート130及び外部バスI/Fポート140に入力されて
おり、フェッチアドレスバスおよび外部アドレスバスか
ら出力される。外部メモリ400から入力された外部命令
コードは外部バスI/Fポート140に入力され、外部命令コ
ードバス1100を介してプログラムメモリI/Fポート130に
入力される。プログラムメモリI/Fポート130は、その命
令コードを内部バスを介してCPU110に送るとともに、フ
ェッチデータバス900を介してトレーサー／デバグ回路3
00へも送る。一方、フェッチコントロール信号136に応
答して内部プログラムメモリエミュレータから読み出さ
れた命令コードはフェッチデータバス900を介してトレ
ーサー／デバグ回路に送られるとともにプログラムメモ
リI/Fポート130に入力され、命令バスを介してCPU110に
送られる。CPU110はこれらの命令を実行してその結果を
内部バス出力ポートからアドレス／データバス1300を介
してトレーサー／デバグ回路300に入力する。

第３図にプログラムメモリI/Fポート130の詳細図を示
し、第４図のタイミング図を用いて命令の入力に対する
エバチップ100の動作を説明する。第３図においてプロ
グラムカウンタ120の出力は外部アドレス判別回路134に
入力されると同時にそのままフェッチアドレスバス800
に出力される。外部アドレス判別回路134はプログラム
カウンタ120のアドレスが内蔵プログラムメモリ空間以
外の外部プログラムメモリ空間であることを判別して出
力信号135を“1"にする。また、出力信号135が“0"の時
は、フェッチ信号発生回路131を介して出力信号136が出
力され、プログラムメモリエミュレータを出力許可状態
に制御する。さらに、出力信号135は外部バスI/Fポート
140に入力され、外部プログラムメモリから命令コード
を入力する制御をする。フェッチデータバスは８ビット
で構成されすべて同じ構成であるため１ビットについて
構成を示している。出力信号135が１のときは出力バッ
ファ133が導通し、外部命令コードがフェッチデータバ
スに出力され、また、入力バッファ132を介して命令コ
ードとしてCPU110に入力される。フェッチ信号発生回路
131はCPU110の出力である制御信号から命令読出し状態
を示すフェッチコントロール信号1000を作成する。

第４図において、タイミングT1,T2では、フェッチアド
レスバス800に内蔵プログラムメモリ空間のアドレスA1,
A2が出力される。この時、出力信号135及び136は“0"と
なりプログラムメモリエミュレータ200は対応する命令
コードOP1,OP2をフェッチデータバス900に出力する。読
み出された命令コードOP1,OP2は命令バスを介してCPU11
0に入力され実行される。T3,T4タイミングでは、出力信
号135とフェッチコントロール信号136が“1"となるた
め、外部バスI/Fポート140を介して外部プログラムメモ
リから命令コードOP3,OP4が外部命令コードバスに読み
出され、出力バッファ133を介してフェッチデータバス9
00に出力されると共に命令コードOP3,OP4は入力バッフ
ァ132を介して入力され、命令バスを介してCPU110に入
力される。なお、出力信号136が“1"のとき、プログラ
ムメモリエミュレータ200はフェッチデータバス900には
何も出力しない状態（ハイ・インピーダンス状態）とな
る。また、命令コードの読出しに関し、内部アドレスバ
ス，データバス160は独立であるため、CPU110の処理は
独立に実行できる。フェッチアドレスバス800,フェッチ
データバス900,出力信号136及びフェッチコントロール
信号1000は、トレーサー／デバグ回路300に入力されて
おり、プログラムメモリエミュレータ200及び外部プロ
グラムメモリからの命令コードの読出しの状態をトレー
サー／デバグ回路300を用いて解析し、正常なプログラ
ムを開発することができる。また、内部アドレスバス，
データバス1100もトレーサー／デバグ回路300に入力さ
れ、CPU110の命令の実行状態をチェックできる。

なお、外部アドレス判別回路134,フェッチ信号発生回路
131は従来例でも必要である。従って、本発明のために
必要なハードウェアとしてはフェッチアドレスバス800,
外部命令コードバス，フェッチデータバス900と出力バ
ッファ133と入力バッファ132である。しかし、フェッチ
アドレスバス800はプログラムカウンタ120の出力そのま
まであり、外部命令コードバスも外部プログラムメモリ
から読出した命令コードそのものの信号である。従っ
て、本発明はマイコンのハードウェアを基本に少ないハ
ードウェアを備えるだけで実現できる。

第５図に本発明の第２の実施例を示し説明する。第２図
に示す第１の実施例とのちがいはプログラムメモリI/F
ポート130にMOD端子を付加したことにある。マイコン開
発装置において、外部プログラムメモリは、本来プログ
ラムを作成するユーザーが準備してプログラム開発装置
の外部に接続すべきものである。しかし、マイコン開発
装置において、ある程度のメモリを準備しておきプログ
ラム設計者に使わせるような便利な機能（以下“外部代
替メモリ機能”と称す）を備えている場合がある。この
外部代替メモリ機能を実現するためにMOD端子が備えら
れている。

第６図はプログラムメモリエミュレータ200の構成図で
ある。フェッチアドレスバス800とフェッチデータバス9
00は内蔵プログラムメモリエミュレータ201と外部代替
プログラム203に接続されている。また、出力信号136は
内蔵プログラムメモリエミュレータ202、及びナンドゲ
ート201に入力されている。フェッチアドレスバス800は
アドレス判別回路204に入力され、外部プログラムメモ
リ空間の中であらかじめ定められた外部代替プログラム
メモリに割当てられた空間にアドレスが設定されると、
MOD信号を“1"にする。ナンドゲート201は出力信号136
とMOD信号とが両方共１となると、（つまり外部メモリ
アドレス空間でかつ外部代替プログラムメモリに割当て
られた空間にプログラムカウンタ120が設定されてい
る）外部代替プログラムメモリ203から命令コードをフ
ェッチデータバスに読出す動作が行なわれる。

第７図はプログラムメモリI/F130の構成図である。第３
図との相違点は、MOD端子の出力がインバータ139を介し
てアンドゲート137に入力され、外部アドレス判別回路1
34の出力信号135がアンドゲード137のもう一方の入力と
なり、アンドゲード137の出力が出力バッファ133に入力
されていることである。MOD端子が“0"の場合でプログ
ラムカウンタ120の内容が外部メモリ空間となるとアン
ドゲード133が導通し出力信号136も“1"となる。しか
し、MOD端子が“1"となるとアンドゲード137の出力が
“0"となり出力バッファ133が遮断される。

第８図は本発明の第２の実施例のタイミング図である。
タイミングT1,T2,T3,T3はMOD信号が“0"であり第４図と
同様であるので説明を省略する。タイミングT5におい
て、プログラムカウンタ120が外部代替メモリ203に割当
てられた空間のアドレスになると、MOD信号が“1"とな
るので命令の読出し動作は外部メモリからの命令よみ出
しと同じタイミング動作となるが、命令コードは外部代
替メモリ203からフェッチデータバス900に読出され、入
力バッファ132及び命令バスを介してCPU110に入力さ
れ、対応する演算処理が実行される。トレーサー／デバ
グ回路300は、内蔵プログラムメモリ，外部プログラム
メモリ，外部代替メモリからの命令コードの読出しのト
レース機能を実行する。

〔発明の効果〕

以上説明したように本発明は、エバチップにおいてプロ
グラムメモリI/F及び外部命令コードバスを備えること
により、従来必要であった外部バスI/F/ポートエミュレ
ータを必要せず、マイコン開発装置を経済的にしかもコ
ンパクトに設計でき、また、エバチップに内蔵されてい
る外部バスI/F/ポート機能をそのまま使用しているため
電気的特性をマイコンと同一にすることができる効果が
ある。また、命令の読出し動作とCPUの動作とを独立に
できるため、マイコンの動作の高速化にも対応できるエ
バチップを提供できる効果もある。

【図面の簡単な説明】

第１図は本発明を実施したエバチップを用いたマイコン
開発装置の構成図、第２図は本発明を実施したエバチッ
プのブロック図、第３図は第２図におけるプログラムメ
モリI/Fの詳細図、第４図は第２図におけるエバチップ
の命令読出し時のタイミング図、第５図は本発明を実施
したエバチップの他のブロック図、第６図はプログラム
メモリエミュレータの詳細図、第７図は本発明を実施し
た第５図のエバチップのプログラムメモリI/Fの詳細
図、第８図は本発明を実施した第５図のエバチップの命
令読出し時のタイミング図、第９図は一般的なマイコン
の構成図、第10図は従来のエバチップを用いたマイコン
開発装置の構成図である。 100……エバチップ、200……プログラムメモリエミュレ
ータ、300……トレーサー／デバグ回路、400……外部メ
モリ、110……CPU、120……プログラムカウンタ、130…
…プログラムメモリI/Fポート、140……外部バスI/Fポ
ート、150……周辺回路。

Claims

【特許請求の範囲】

【請求項１】内蔵プログラムメモリに記憶された第１の
プログラムと外部に付加された外部メモリに記憶された
第２のプログラムとを実行するマイクロコンピュータの
前記第１および第２のプログラムを開発評価するために
使用されるマイクロコンピュータ開発装置において、前
記内蔵プログラムメモリを有しない評価用プロセッサ
と、前記第１のプログラムを格納する第１のメモリと、
前記第２のプログラムを格納する第２のメモリとトレー
サー／デバグ回路とを有し、前記評価用プロセッサは前
記第１のメモリと第１のバスを用いて接続される第１の
ポートと、前記第２のメモリと第２のバスを用いて接続
される第２のポートとを独立に有し、前記トレーサー／
デバグ回路は前記第１のバスに接続し、前記評価用プロ
セッサは前記第２のメモリから前記第２のバスを介して
前記第２のポートに入力された前記第２のプログラムを
前記第１のポートを介して前記第１のバスに出力する機
能を有し、該第１のバスに出力された前記第２のプログ
ラムを前記トレーサ／デバグ回路に書込むことを特徴と
するマイクロコンピュータ開発装置。