JPH0680796B2 - 半導体集積回路の内部電源電圧発生回路 - Google Patents
半導体集積回路の内部電源電圧発生回路Info
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- JPH0680796B2 JPH0680796B2 JP60098519A JP9851985A JPH0680796B2 JP H0680796 B2 JPH0680796 B2 JP H0680796B2 JP 60098519 A JP60098519 A JP 60098519A JP 9851985 A JP9851985 A JP 9851985A JP H0680796 B2 JPH0680796 B2 JP H0680796B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は，半導体集積回路において，この回路に供給
する外部電源に基づいて外部電源電位より低い電位であ
る内部電源電位を発生する内部電源電圧発生回路に関す
るものである。
する外部電源に基づいて外部電源電位より低い電位であ
る内部電源電位を発生する内部電源電圧発生回路に関す
るものである。
この種の内部電源電圧発生回路としては第３図に示すよ
うに，外部電源が供給される電源電位点（１）と接地電
位点との間に抵抗（２）と抵抗（３）とを直列接続し，
これらの接続点（４）から内部電源電圧V1を得る抵抗分
割が一般的である。
うに，外部電源が供給される電源電位点（１）と接地電
位点との間に抵抗（２）と抵抗（３）とを直列接続し，
これらの接続点（４）から内部電源電圧V1を得る抵抗分
割が一般的である。
しかるに，この様に構成された内部電源電圧発生回路に
あつては，電源電位点（１）から接地電位点へ常に抵抗
（２）及び抵抗（３）を介して電流が流れており、常に
電力が消費されているものである。そこで，この消費電
力を少なくすべく，抵抗（２）（３）の抵抗値を高くす
ると，出力端である接続点（４）の出力インピーダンス
が高くなり，接続点（４）から大電流が取り出せないと
いう問題を有するものであつた。つまり，消費電力を少
なくすると，出力インピーダンスが高くなり，出力イン
ピーダンスを低くすると消費電力が大きくなるという相
矛盾する問題点を有するものであつた。
あつては，電源電位点（１）から接地電位点へ常に抵抗
（２）及び抵抗（３）を介して電流が流れており、常に
電力が消費されているものである。そこで，この消費電
力を少なくすべく，抵抗（２）（３）の抵抗値を高くす
ると，出力端である接続点（４）の出力インピーダンス
が高くなり，接続点（４）から大電流が取り出せないと
いう問題を有するものであつた。つまり，消費電力を少
なくすると，出力インピーダンスが高くなり，出力イン
ピーダンスを低くすると消費電力が大きくなるという相
矛盾する問題点を有するものであつた。
この発明は上記した点に鑑みてなされたものであり，消
費電力が少なく，かつ出力インピーダンスの低い半導体
集積回路の内部電源電圧発生回路を得ることを目的とす
るものである。
費電力が少なく，かつ出力インピーダンスの低い半導体
集積回路の内部電源電圧発生回路を得ることを目的とす
るものである。
この発明に係る半導体集積回路の内部電源電圧発生回路
は，基準電位発生回路からの基準電位よりＮチヤンネル
MOSトランジスタの閾値電圧分高い第１電位を出力する
第１レベルシフト回路と，上記基準電位よりＰチヤンネ
ルMOSトランジスタの閾値電圧分低い第２電位を出力す
る第２レベルシフト回路と，第１レベルシフト回路から
の第１電位がゲートに入力されるＮチヤンネルMOSトラ
ンジスタと，第２レベルシフト回路からの第２電位がゲ
ートに入力されるＰチヤンネルMOSトランジスタとを備
え,NチヤンネルMOSトランジスタとＰチヤンネルMOSトラ
ンジスタとの接続点を内部電源出力端としたものであ
る。
は，基準電位発生回路からの基準電位よりＮチヤンネル
MOSトランジスタの閾値電圧分高い第１電位を出力する
第１レベルシフト回路と，上記基準電位よりＰチヤンネ
ルMOSトランジスタの閾値電圧分低い第２電位を出力す
る第２レベルシフト回路と，第１レベルシフト回路から
の第１電位がゲートに入力されるＮチヤンネルMOSトラ
ンジスタと，第２レベルシフト回路からの第２電位がゲ
ートに入力されるＰチヤンネルMOSトランジスタとを備
え,NチヤンネルMOSトランジスタとＰチヤンネルMOSトラ
ンジスタとの接続点を内部電源出力端としたものであ
る。
この発明においては，第１レベルシフト回路から第１電
位によりＮチヤンネルMOSトランジスタが導通・非導通
状態を制御され，第２レベルシフト回路からの第２電位
によりＰチヤンネルMOSトランジスタが導通・非導通状
態を制御され,NチヤンネルMOSトランジスタとＰチヤン
ネルMOSトランジスタとの接続点に基準電位発生回路か
らの基準電位と同一電位の内部電源電位が出力されるこ
とになるものである。
位によりＮチヤンネルMOSトランジスタが導通・非導通
状態を制御され，第２レベルシフト回路からの第２電位
によりＰチヤンネルMOSトランジスタが導通・非導通状
態を制御され,NチヤンネルMOSトランジスタとＰチヤン
ネルMOSトランジスタとの接続点に基準電位発生回路か
らの基準電位と同一電位の内部電源電位が出力されるこ
とになるものである。
以下にこの発明の一実施例を第１図に基づいて説明す
る。第１図はCMOS回路からなる半導体集積回路に適用さ
れた内部電源電圧発生回路を示すものであり，図におい
て（５）は電源電位点（１）と第１ノード（７）との間
に接続された高抵抗の第１抵抗，（６）は上記第１ノー
ド（７）と接地電位点との間に接続された高抵抗の第２
抵抗で，上記第１抵抗（５）とで基準電位発生回路
（８）を構成しており，この実施例においては第１抵抗
（５）と第２抵抗（６）の抵抗値を同じにして第１ノー
ド（７）に電源電位VCCの1/2の電位である基準電位を発
生しているものである。（９）は上記電源電位点（１）
と第２ノード（11）との間に接続された上記第1,第２抵
抗（５）（６）よりも高い抵抗値の抵抗，（10）は上記
第２ノード（11）と第１ノード（７）との間に接続さ
れ，ゲートが第２ノード（11）に接続されたＮチヤンネ
ルMOSトランジスタで，上記抵抗（９）とで第１レベル
シフト回路（12）を構成しているものであり，第２ノー
ド（11）に第１ノード（７）の電位にＮチヤンネルMOS
トランジスタ（10）の閾値電圧VTH（Ｎ）分高い電位，
つまり （Ｎ）なる第１電圧を発生しているものである。（13）
は上記第１ノード（７）と第３ノード（15）との間に接
続され，ゲートが第３ノード（15）に接続されたＰチヤ
ンネルMOSトランジスタ，（14）は上記第３ノード（1
5）と接地電位点との間に接続された第１及び第２抵抗
（５）（６）よりも高い抵抗値の抵抗で，上記Ｐチヤン
ネルMOSトランジスタ（13）とで第２レベルシフト回路
（16）を構成しているものであり，第３ノード（15）に
第１ノード（７）の電位にＰチヤンネルMOSトランジス
タ（13）の閾値電圧VTH（Ｐ）分低い電位，つまり なる第２電圧を発生しているものである。（17）は上記
電源電位点（１）と内部電源出力端（19）との間に接続
され，ゲートが上記第１レベルシフト回路（12）の出力
端である第２ノード（11）に接続されたＮチヤンネルMO
Sトランジスタ，（18）は上記内部電源出力端（19）と
接地電位点との間に接続され，ゲートが上記第２レベル
シフト回路（16）の出力端である第３ノード（15）に接
続されたＰチヤンネルMOSトランジスタである。
る。第１図はCMOS回路からなる半導体集積回路に適用さ
れた内部電源電圧発生回路を示すものであり，図におい
て（５）は電源電位点（１）と第１ノード（７）との間
に接続された高抵抗の第１抵抗，（６）は上記第１ノー
ド（７）と接地電位点との間に接続された高抵抗の第２
抵抗で，上記第１抵抗（５）とで基準電位発生回路
（８）を構成しており，この実施例においては第１抵抗
（５）と第２抵抗（６）の抵抗値を同じにして第１ノー
ド（７）に電源電位VCCの1/2の電位である基準電位を発
生しているものである。（９）は上記電源電位点（１）
と第２ノード（11）との間に接続された上記第1,第２抵
抗（５）（６）よりも高い抵抗値の抵抗，（10）は上記
第２ノード（11）と第１ノード（７）との間に接続さ
れ，ゲートが第２ノード（11）に接続されたＮチヤンネ
ルMOSトランジスタで，上記抵抗（９）とで第１レベル
シフト回路（12）を構成しているものであり，第２ノー
ド（11）に第１ノード（７）の電位にＮチヤンネルMOS
トランジスタ（10）の閾値電圧VTH（Ｎ）分高い電位，
つまり （Ｎ）なる第１電圧を発生しているものである。（13）
は上記第１ノード（７）と第３ノード（15）との間に接
続され，ゲートが第３ノード（15）に接続されたＰチヤ
ンネルMOSトランジスタ，（14）は上記第３ノード（1
5）と接地電位点との間に接続された第１及び第２抵抗
（５）（６）よりも高い抵抗値の抵抗で，上記Ｐチヤン
ネルMOSトランジスタ（13）とで第２レベルシフト回路
（16）を構成しているものであり，第３ノード（15）に
第１ノード（７）の電位にＰチヤンネルMOSトランジス
タ（13）の閾値電圧VTH（Ｐ）分低い電位，つまり なる第２電圧を発生しているものである。（17）は上記
電源電位点（１）と内部電源出力端（19）との間に接続
され，ゲートが上記第１レベルシフト回路（12）の出力
端である第２ノード（11）に接続されたＮチヤンネルMO
Sトランジスタ，（18）は上記内部電源出力端（19）と
接地電位点との間に接続され，ゲートが上記第２レベル
シフト回路（16）の出力端である第３ノード（15）に接
続されたＰチヤンネルMOSトランジスタである。
次に，この様に構成された内部電源電圧発生回路の動作
について説明する。まず，初期状態において，基準電位
発生回路（８）の第１ノード（７）に なる基準電位が発生する。一方,NチヤンネルMOSトラン
ジスタ（10）が導通状態でありわずかに電流が流れ，第
２ノード（11）が なる第１電位で安定するとともに,PチヤンネルMOSトラ
ンジスタ（13）が導通状態であり，わずかに電流が流
れ，第３ノード（15）が なる第２電位で安定することになる。そして，第１電位
がＮチヤンネルMOSトランジスタ（17）のゲートに印加
され，第２電位がＰチヤンネルMOSトランジスタ（18）
のゲートに印加されるため，両MOSトランジスタ（17）
（18）は５極管領域で動作することになる。その結果,N
チヤンネルMOSトランジスタ（17）により，内部電源出
力端（19）の電位V0は にされ,PチヤンネルMOSトランジスタ（18）により，内
部電源出力端（19）の電位V0は にされ，両MOSトランジスタ（17）（18）による内部電
源端子（９）の電位V0は同じVCCにされるため安定状態
になる。この時，両MOSトランジスタ（17）（18）は導
通状態と非導通状態のぎりぎりの状態となつているた
め，電源電位点（１）から接地電位点への両MOSトラン
ジスタ（17）（18）を介しての電流は零となる。また，
第１レベルシフト回路（12）のＮチヤンネルMOSトラン
ジスタ（10）及び第２レベルシフト回路（16）のＰチヤ
ンネルMOSトランジスタ（13）も導通状態と非導通状態
のぎりぎりの状態となつているため，両MOSトランジス
タ（10）（13）を介して流れる電流も零である。さらに
第１及び第２抵抗（５）（６）の抵抗値を高いものとし
てあるため，電源電位点（１）から接地電位点への第１
及び第２抵抗（５）（６）を介して流れる電流もわずか
となり，消費電流の削減が図れるものである。
について説明する。まず，初期状態において，基準電位
発生回路（８）の第１ノード（７）に なる基準電位が発生する。一方,NチヤンネルMOSトラン
ジスタ（10）が導通状態でありわずかに電流が流れ，第
２ノード（11）が なる第１電位で安定するとともに,PチヤンネルMOSトラ
ンジスタ（13）が導通状態であり，わずかに電流が流
れ，第３ノード（15）が なる第２電位で安定することになる。そして，第１電位
がＮチヤンネルMOSトランジスタ（17）のゲートに印加
され，第２電位がＰチヤンネルMOSトランジスタ（18）
のゲートに印加されるため，両MOSトランジスタ（17）
（18）は５極管領域で動作することになる。その結果,N
チヤンネルMOSトランジスタ（17）により，内部電源出
力端（19）の電位V0は にされ,PチヤンネルMOSトランジスタ（18）により，内
部電源出力端（19）の電位V0は にされ，両MOSトランジスタ（17）（18）による内部電
源端子（９）の電位V0は同じVCCにされるため安定状態
になる。この時，両MOSトランジスタ（17）（18）は導
通状態と非導通状態のぎりぎりの状態となつているた
め，電源電位点（１）から接地電位点への両MOSトラン
ジスタ（17）（18）を介しての電流は零となる。また，
第１レベルシフト回路（12）のＮチヤンネルMOSトラン
ジスタ（10）及び第２レベルシフト回路（16）のＰチヤ
ンネルMOSトランジスタ（13）も導通状態と非導通状態
のぎりぎりの状態となつているため，両MOSトランジス
タ（10）（13）を介して流れる電流も零である。さらに
第１及び第２抵抗（５）（６）の抵抗値を高いものとし
てあるため，電源電位点（１）から接地電位点への第１
及び第２抵抗（５）（６）を介して流れる電流もわずか
となり，消費電流の削減が図れるものである。
そして，内部電源出力端（19）に負荷が接続され，負荷
の動作により，内部電源端子（19）の電位V0が より高くなると,PチヤンネルMOSトランジスタ（18）の
ドレイン電位が高くなり,PチヤンネルMOSトランジスタ
（18）が導通状態となつて，内部電源出力端（19）の電
位V0を に戻すように働くことになる。この間,NチヤンネルMOS
トランジスタ（17）のドレイン・ソース間電圧は小さく
なるため,NチヤンネルMOSトランジスタ（17）は非導通
状態のままであり，電源電位点（１）から接地電位点へ
両MOSトランジスタ（17）（18）を介して流れる電流は
零である。また，内部電源出力端（19）の電位V0が より低くなると,NチヤンネルMOSトランジスタ（17）の
ソース・ドレイン電圧が大きくなるので,NチヤンネルMO
Sトランジスタ（17）が導通状態となつて，内部電源端
子（19）の電位V0を に戻すように働くことになる。この間,PチヤンネルMOS
トランジスタ（18）のドレイン・ソース間電圧は小さく
なるため,PチヤンネルMOSトランジスタ（18）は非導通
状態のままであり，電源電位点（１）から接地電位点へ
両MOSトランジスタ（17）（18）を介して流れる電流は
零である。この様に，内部電源出力端（９）の電位V0が をずれると,NチヤンネルMOSトランジスタ（17）又はＰ
チヤンネルMOSトランジスタ（18）が直ちに導通状態に
なつて に戻すように働くので，充分低い出力インピーダンスを
得ることができ，しかも両MOSトランジスタ（17）（1
8）を介して電源電位点（１）から接地電位点へ流れる
電流がなく，余分な消費電力の発生がないものである。
の動作により，内部電源端子（19）の電位V0が より高くなると,PチヤンネルMOSトランジスタ（18）の
ドレイン電位が高くなり,PチヤンネルMOSトランジスタ
（18）が導通状態となつて，内部電源出力端（19）の電
位V0を に戻すように働くことになる。この間,NチヤンネルMOS
トランジスタ（17）のドレイン・ソース間電圧は小さく
なるため,NチヤンネルMOSトランジスタ（17）は非導通
状態のままであり，電源電位点（１）から接地電位点へ
両MOSトランジスタ（17）（18）を介して流れる電流は
零である。また，内部電源出力端（19）の電位V0が より低くなると,NチヤンネルMOSトランジスタ（17）の
ソース・ドレイン電圧が大きくなるので,NチヤンネルMO
Sトランジスタ（17）が導通状態となつて，内部電源端
子（19）の電位V0を に戻すように働くことになる。この間,PチヤンネルMOS
トランジスタ（18）のドレイン・ソース間電圧は小さく
なるため,PチヤンネルMOSトランジスタ（18）は非導通
状態のままであり，電源電位点（１）から接地電位点へ
両MOSトランジスタ（17）（18）を介して流れる電流は
零である。この様に，内部電源出力端（９）の電位V0が をずれると,NチヤンネルMOSトランジスタ（17）又はＰ
チヤンネルMOSトランジスタ（18）が直ちに導通状態に
なつて に戻すように働くので，充分低い出力インピーダンスを
得ることができ，しかも両MOSトランジスタ（17）（1
8）を介して電源電位点（１）から接地電位点へ流れる
電流がなく，余分な消費電力の発生がないものである。
第２図は，この発明の他の実施例を示したものであり，
第１図に示した実施例のものの基準電位発生回路（８）
を，電源電位点（１）と接地電位点との間に接続された
第１及び第２抵抗（５）（６）と，電源電位点（１）と
接地電位点との間に接続された第３及び第４抵抗（20）
（21）とで構成し，かつ，第１ノード（７）に発生する
電位と第２ノード（22）に発生する電位とが等しくなる
ように，第１〜第４抵抗（５）（６）（20）（21）の抵
抗値を設定してあるものである。そして，第１ノード
（７）が第１レベルシフト回路（12）のＮチヤンネルMO
Sトランジスタ（10）のソースに接続され，第２ノード
（22）が第２レベルシフト回路（16）のＰチヤンネルMO
Sトランジスタ（13）のドレインが接続されるものであ
る。
第１図に示した実施例のものの基準電位発生回路（８）
を，電源電位点（１）と接地電位点との間に接続された
第１及び第２抵抗（５）（６）と，電源電位点（１）と
接地電位点との間に接続された第３及び第４抵抗（20）
（21）とで構成し，かつ，第１ノード（７）に発生する
電位と第２ノード（22）に発生する電位とが等しくなる
ように，第１〜第４抵抗（５）（６）（20）（21）の抵
抗値を設定してあるものである。そして，第１ノード
（７）が第１レベルシフト回路（12）のＮチヤンネルMO
Sトランジスタ（10）のソースに接続され，第２ノード
（22）が第２レベルシフト回路（16）のＰチヤンネルMO
Sトランジスタ（13）のドレインが接続されるものであ
る。
この様に構成された内部電源電圧発生回路も第１図に示
した実施例と同様な効果を奏するものである。
した実施例と同様な効果を奏するものである。
なお，上記実施例においては，基準電位発生回路（８）
からの基準電位を，第１及び第２抵抗（５）（６）の抵
抗値を同じにして としたが，これに限られるものではなく，任意な値の基
準電位に設定できるものである。つまり，第１の抵抗
（５）の抵抗値をR1,第２抵抗（６）の抵抗値をR2とす
れば，基準電圧は となるものである。この時，内部電源出力端（19）の電
位も になるものである。
からの基準電位を，第１及び第２抵抗（５）（６）の抵
抗値を同じにして としたが，これに限られるものではなく，任意な値の基
準電位に設定できるものである。つまり，第１の抵抗
（５）の抵抗値をR1,第２抵抗（６）の抵抗値をR2とす
れば，基準電圧は となるものである。この時，内部電源出力端（19）の電
位も になるものである。
この発明は以上に述べたように，基準電位発生回路から
の基準電位よりＮチヤンネルMOSトランジスタの閾値電
圧分高い第１電位を出力する第１レベルシフト回路と，
上記基準電位よりＰチヤンネルMOSトランジスタの閾値
電圧分低い第２電位を出力する第２レベルシフト回路
と，第１レベルシフト回路からの第１電位がゲートに印
加されるＮチヤンネルMOSトランジスタと，第２レベル
シフト回路からの第２電位がゲートに印加されるＰチヤ
ンネルMOSトランジスタとを備え,NチヤンネルMOSトラン
ジスタとＰチヤンネルMOSトランジスタとの接続点を内
部電源出力端としたので，低消費電力化が図れ，かつ出
力インピーダンスを低くできるという効果を有するもの
である。
の基準電位よりＮチヤンネルMOSトランジスタの閾値電
圧分高い第１電位を出力する第１レベルシフト回路と，
上記基準電位よりＰチヤンネルMOSトランジスタの閾値
電圧分低い第２電位を出力する第２レベルシフト回路
と，第１レベルシフト回路からの第１電位がゲートに印
加されるＮチヤンネルMOSトランジスタと，第２レベル
シフト回路からの第２電位がゲートに印加されるＰチヤ
ンネルMOSトランジスタとを備え,NチヤンネルMOSトラン
ジスタとＰチヤンネルMOSトランジスタとの接続点を内
部電源出力端としたので，低消費電力化が図れ，かつ出
力インピーダンスを低くできるという効果を有するもの
である。
第１図はこの発明の一実施例を示す回路図，第２図はこ
の発明の他の実施例を示す回路図，第３図は従来の内部
電源電圧発生回路を示す回路図である。 図において（１）は電源電位点，（５）は第１抵抗，
（６）は第２抵抗，（８）は基準電位発生回路，（12）
は第１レベルシフト回路，（16）は第２レベルシフト回
路，（17）はＮチヤンネルMOSトランジスタ，（18）は
ＰチヤンネルMOSトランジスタ，（19）は内部電源出力
端である。 なお，各図中同一符号は同一又は相当部分を示す。
の発明の他の実施例を示す回路図，第３図は従来の内部
電源電圧発生回路を示す回路図である。 図において（１）は電源電位点，（５）は第１抵抗，
（６）は第２抵抗，（８）は基準電位発生回路，（12）
は第１レベルシフト回路，（16）は第２レベルシフト回
路，（17）はＮチヤンネルMOSトランジスタ，（18）は
ＰチヤンネルMOSトランジスタ，（19）は内部電源出力
端である。 なお，各図中同一符号は同一又は相当部分を示す。
Claims (4)
- 【請求項１】電源電位点と接地電位点との間に接続され
てこの電源電位より低い基準電位を発生する基準電位発
生回路，この基準電位発生回路の出力端と上記電源電位
点との間に接続され，上記基準電位よりＮチヤンネルMO
Sトランジスタの閾値電圧分だけ高い第１電位を出力す
る第１レベルシフト回路，上記基準電位発生回路の出力
端と上記接地電位点との間に接続され、上記基準電位よ
りＰチヤンネルMOSトランジスタの閾値電圧分だけ低い
第２電位を出力する第２レベルシフト回路，上記電源電
位点と内部電源出力端との間に接続され，ゲートが上記
第１レベルシフト回路の出力端に接続されて第１電位が
印加されるＮチヤンネルMOSトランジスタ，上記接地電
位点と内部電源出力端との間に接続され，ゲートが上記
第２レベルシフト回路の出力端に接続されて第２電位が
印加されるＰチヤンネルMOSトランジスタを備えた半導
体集積回路の内部電源電圧発生回路。 - 【請求項２】基準電位発生回路は，電源電位点と接地電
位点との間に直列接続された高抵抗の第１及び第２の抵
抗からなり，第１抵抗と第２抵抗との接続点に基準電位
が現われるものであることを特徴とする特許請求の範囲
第１項記載の半導体集積回路の内部電源電圧発生回路。 - 【請求項３】基準電位発生回路は電源電位点と接地電位
点との間に直列接続された高抵抗の第１及び第２の抵抗
と，電源電位点と接地電位点との間に直列接続された高
抵抗の第３及び第４の抵抗とからなり，第１抵抗と第２
抵抗との接続点及び第３抵抗と第４抵抗との接続点に同
じ電位の基準電位が現われ，第１抵抗と第２抵抗との接
続点に第１レベルシフト回路が接続され，第３抵抗と第
４抵抗との接続点に第２レベルシフト回路が接続される
ものであることを特徴とする特許請求の範囲第１項記載
の半導体集積回路の内部電源電圧発生回路。 - 【請求項４】第１レベルシフト回路は，この回路の出力
端と電源電位点との間に接続された抵抗と，この回路の
出力端と基準電位発生回路の出力端との間に接続され，
ゲートがこの回路の出力端に接続されたＮチヤンネルMO
Sトランジスタとからなるものであり、第２レベルシフ
ト回路は，この回路の出力端と接地電位点との間に接続
とれた抵抗と，この回路の出力端と基準発生回路の出力
端との間に接続され，ゲートがこの回路の出力端に接続
されたＰチヤンネルMOSトランジスタとからなるもので
あることを特徴とする特許請求の範囲第１項ないし第３
項のいずれかに記載の半導体集積回路の内部電源電圧発
生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60098519A JPH0680796B2 (ja) | 1985-05-07 | 1985-05-07 | 半導体集積回路の内部電源電圧発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60098519A JPH0680796B2 (ja) | 1985-05-07 | 1985-05-07 | 半導体集積回路の内部電源電圧発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61255048A JPS61255048A (ja) | 1986-11-12 |
| JPH0680796B2 true JPH0680796B2 (ja) | 1994-10-12 |
Family
ID=14221898
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60098519A Expired - Lifetime JPH0680796B2 (ja) | 1985-05-07 | 1985-05-07 | 半導体集積回路の内部電源電圧発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0680796B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2780674B2 (ja) * | 1995-06-20 | 1998-07-30 | 日本電気株式会社 | 不揮発性半導体記憶装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51149777A (en) * | 1975-06-12 | 1976-12-22 | Seiko Epson Corp | Electronic circuit |
-
1985
- 1985-05-07 JP JP60098519A patent/JPH0680796B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61255048A (ja) | 1986-11-12 |
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