JPH0680825B2 - 半導体装置 - Google Patents
半導体装置Info
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- JPH0680825B2 JPH0680825B2 JP61167954A JP16795486A JPH0680825B2 JP H0680825 B2 JPH0680825 B2 JP H0680825B2 JP 61167954 A JP61167954 A JP 61167954A JP 16795486 A JP16795486 A JP 16795486A JP H0680825 B2 JPH0680825 B2 JP H0680825B2
- Authority
- JP
- Japan
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- conductivity type
- layer
- emitter layer
- electrode
- gate electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
- H10D12/411—Insulated-gate bipolar transistors [IGBT]
Landscapes
- Bipolar Transistors (AREA)
- Thyristors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置に係り、特に低電圧域での電圧電流
変換の歪が小さく、ON抵抗が小さいアナログスイツチン
グ半導体装置に関する。
変換の歪が小さく、ON抵抗が小さいアナログスイツチン
グ半導体装置に関する。
アイ イー デー エム（IEDM:インターナシヨナル
エレクトロン デバイシズ ミーテイング）1985年の第
744頁〜第747頁に示された従来のInsulated Gate Trans
istors（以下IGT）を第10図に示す。１はｎ形半導体基
板、２はｐ形ベース層、３はｎ形バツフア層、４はｎ形
エミツタ層、５はｐ形エミツタ層、6,7,8は絶縁膜、９
はレート効果対策としてのシヨートエミツタをなすカソ
ード電極、10は、ゲート電極、11はアノード電極であ
る。尚、半導体基板１とｎ形バツフア層はｎ形ベース層
として働く。このような構造においてアノードカソード
電圧（VAK）とアノード電流（IA）の関係は第11図に示
すようにゲート電圧によつて変化する。すなわち、アノ
ード電極11がカソード電極９より電位が高い場合におい
て、曲線ａはゲート電圧が0Vの状態でブレークオーバ電
圧までアノード電流を阻止するが、曲線b,cの様にゲー
ト電圧を上げるに従つて、ｐ形ベース層２にｎ形反転層
ができ、ｐ形エミツタ層５−ｎ形バツフア層３−ｎ形半
導体基板１−上記ｎ形反転層−ｎ形エミツタ層４の間に
ダイオードが形成され、ダイオード特性を示した後、ｎ
チヤネルMOSトランジスタ特性となり所定のアノードカ
ソード電圧を越えると負性抵抗を示した後オンする。逆
にカソード電極９がアノード電極11より電位が高い場合
においてはゲート電圧によらずブレークダウン電圧まで
アノード電流を阻止する。
エレクトロン デバイシズ ミーテイング）1985年の第
744頁〜第747頁に示された従来のInsulated Gate Trans
istors（以下IGT）を第10図に示す。１はｎ形半導体基
板、２はｐ形ベース層、３はｎ形バツフア層、４はｎ形
エミツタ層、５はｐ形エミツタ層、6,7,8は絶縁膜、９
はレート効果対策としてのシヨートエミツタをなすカソ
ード電極、10は、ゲート電極、11はアノード電極であ
る。尚、半導体基板１とｎ形バツフア層はｎ形ベース層
として働く。このような構造においてアノードカソード
電圧（VAK）とアノード電流（IA）の関係は第11図に示
すようにゲート電圧によつて変化する。すなわち、アノ
ード電極11がカソード電極９より電位が高い場合におい
て、曲線ａはゲート電圧が0Vの状態でブレークオーバ電
圧までアノード電流を阻止するが、曲線b,cの様にゲー
ト電圧を上げるに従つて、ｐ形ベース層２にｎ形反転層
ができ、ｐ形エミツタ層５−ｎ形バツフア層３−ｎ形半
導体基板１−上記ｎ形反転層−ｎ形エミツタ層４の間に
ダイオードが形成され、ダイオード特性を示した後、ｎ
チヤネルMOSトランジスタ特性となり所定のアノードカ
ソード電圧を越えると負性抵抗を示した後オンする。逆
にカソード電極９がアノード電極11より電位が高い場合
においてはゲート電圧によらずブレークダウン電圧まで
アノード電流を阻止する。
第12図は従来のｐチヤネルMOSトランジスタである。１
は半導体基板、12はドレイン層、13はソース層、14,15,
16は絶縁膜、17はドレイン電極、18はソース電極及び19
はゲート電極である。第12図においてドレイン電圧（V
DS）とドレイン電流（ID）の関係は、第13図曲線ｄ〜ｇ
で示す様にゲート電圧によつて変化する。すなわち、ゲ
ート電極19にゲート電圧を印加することによりゲート電
極19下にある半導体基板１で反転層が生じ、ソース層13
から反転層を経てドレイン層12へとドレイン電流（ID）
が流れる。この場合、ドレイン電流はゲート電圧が高い
程多く流れるが、ドレイン電圧が低い領域では抵抗成分
（オン抵抗）でもつて電圧−電流特性はリニアとなり、
ドレイン電圧を高くすると、二次曲線となる。さらにド
レイン電圧を高くすると、反転層はピンチオフしてドレ
イン電流は飽和し、やがて所定のドレイン電圧をもつて
降伏する。
は半導体基板、12はドレイン層、13はソース層、14,15,
16は絶縁膜、17はドレイン電極、18はソース電極及び19
はゲート電極である。第12図においてドレイン電圧（V
DS）とドレイン電流（ID）の関係は、第13図曲線ｄ〜ｇ
で示す様にゲート電圧によつて変化する。すなわち、ゲ
ート電極19にゲート電圧を印加することによりゲート電
極19下にある半導体基板１で反転層が生じ、ソース層13
から反転層を経てドレイン層12へとドレイン電流（ID）
が流れる。この場合、ドレイン電流はゲート電圧が高い
程多く流れるが、ドレイン電圧が低い領域では抵抗成分
（オン抵抗）でもつて電圧−電流特性はリニアとなり、
ドレイン電圧を高くすると、二次曲線となる。さらにド
レイン電圧を高くすると、反転層はピンチオフしてドレ
イン電流は飽和し、やがて所定のドレイン電圧をもつて
降伏する。
第10図に示した様なpnpn構造の半導体装置においては大
電流域におけるオン抵抗は小さいが、通電電流がpn接合
を必ず通らなければならないのでpn接合のもつ非線形特
性により低電圧域において電圧電流変換に歪が生じると
いう問題がある。一方第12図に示した様なMOSトランジ
スタでは、pn接合を通らずに電流を流せるため低電圧域
における電圧電流変換は歪を生じないが、大電流領域で
オン抵抗が極めて高いという問題がある。
電流域におけるオン抵抗は小さいが、通電電流がpn接合
を必ず通らなければならないのでpn接合のもつ非線形特
性により低電圧域において電圧電流変換に歪が生じると
いう問題がある。一方第12図に示した様なMOSトランジ
スタでは、pn接合を通らずに電流を流せるため低電圧域
における電圧電流変換は歪を生じないが、大電流領域で
オン抵抗が極めて高いという問題がある。
従つて、本発明の目的は、低電圧域で歪を生ずることな
く電圧電流変換が可能であり、また、大電流域では低い
オン抵抗である半導体装置を提供することにある。
く電圧電流変換が可能であり、また、大電流域では低い
オン抵抗である半導体装置を提供することにある。
以上の問題点を解決するために第10図に示した従来のIG
Tにおいて、その半導体基板をソースとし、ｐ形エミツ
タ層中に形成した反対導電型の領域をドレイン層とし、
且つソースとドレインの間の上記ｐ形エミツタ層にチヤ
ネルを形成する様にゲート電極を設けたMOSトランジス
タを具備せしめる。かつ上記ドレイン層と上記ｐ形エミ
ツタ層を直接あるいは抵抗を介して接続する。そして、
上記のMOSトランジスタとカソード側のMOSトランジスタ
を同時にゲート信号で駆動する。
Tにおいて、その半導体基板をソースとし、ｐ形エミツ
タ層中に形成した反対導電型の領域をドレイン層とし、
且つソースとドレインの間の上記ｐ形エミツタ層にチヤ
ネルを形成する様にゲート電極を設けたMOSトランジス
タを具備せしめる。かつ上記ドレイン層と上記ｐ形エミ
ツタ層を直接あるいは抵抗を介して接続する。そして、
上記のMOSトランジスタとカソード側のMOSトランジスタ
を同時にゲート信号で駆動する。
本構造によりｐ形エミツタ層上に形成されたゲート電極
及びｐ形ベース層上に形成されたゲート電極の両方にオ
ン信号を加え、且つ、アノードカソード間を順バイアス
すると低電圧域であつても主電流は両MOSトランジスタ
を介して流れはじめる。この結果、電流通路の途中に接
合が介在しないので低電圧域での電圧電流変換を歪なく
実現できる。一方、大電流域となり、ｐ形エミツタ層,n
形ベース層を電流が流れて生じる電圧降下で、両層が形
成するpn接合をビルトアツプすると、ｐ形エミツタ層か
らｎ形ベース層へ正孔が注入され、ｎ形エミツタ層から
ｐ形ベース層を介してｎ形ベース層へ電子が注入され
る。その結果、サイリスタアクシヨンを起し、オン抵抗
を小さくせしめることができる。
及びｐ形ベース層上に形成されたゲート電極の両方にオ
ン信号を加え、且つ、アノードカソード間を順バイアス
すると低電圧域であつても主電流は両MOSトランジスタ
を介して流れはじめる。この結果、電流通路の途中に接
合が介在しないので低電圧域での電圧電流変換を歪なく
実現できる。一方、大電流域となり、ｐ形エミツタ層,n
形ベース層を電流が流れて生じる電圧降下で、両層が形
成するpn接合をビルトアツプすると、ｐ形エミツタ層か
らｎ形ベース層へ正孔が注入され、ｎ形エミツタ層から
ｐ形ベース層を介してｎ形ベース層へ電子が注入され
る。その結果、サイリスタアクシヨンを起し、オン抵抗
を小さくせしめることができる。
このように本構造により低電流域での線形性を維持しつ
つ、大電流域での低いオン抵抗を実現できる。
つ、大電流域での低いオン抵抗を実現できる。
以下本発明を実施例によつて具体的に説明する。第１図
は本発明を適用したIGTの基本的構造の断面を示す第１
の実施例である。第２図は等価回路である。１はｎ形半
導体基板、２はｐ形ベース層、４はｎ形エミツタ層、５
はｐ形エミツタ層、6,7,8,20,23,24は絶縁膜、９はカソ
ード電極、10は第１ゲート電極、11はアノード電極、21
は第２ゲート電極、22はドレイン電極、25はｎ形ドレイ
ン層である。製法は従来のものと同じである。
は本発明を適用したIGTの基本的構造の断面を示す第１
の実施例である。第２図は等価回路である。１はｎ形半
導体基板、２はｐ形ベース層、４はｎ形エミツタ層、５
はｐ形エミツタ層、6,7,8,20,23,24は絶縁膜、９はカソ
ード電極、10は第１ゲート電極、11はアノード電極、21
は第２ゲート電極、22はドレイン電極、25はｎ形ドレイ
ン層である。製法は従来のものと同じである。
本発明の特徴はｐ形エミツタ層５の中にｎ形ドレイン層
25を例えばセルフアラインを用いた二重拡散により形成
し、ｎ形基板１をソースとし、且つ、セルフアラインを
用いて形成したｐ形エミツタ層上に絶縁膜（例えばSi
O2）7,20を介してゲート電極21を設けｎチヤネルMOSト
ランジスタ（M2）を形成した事である。ここでｎ形基板
１の不純物濃度は2.5×1014cm-3、ｐ形層2,5の表面不純
物濃度は５×1018cm-3、n+形層の表面不純物濃度は５×
1019cm-3、ゲート絶縁膜厚は0.1μｍ程度である。ｎチ
ヤネルMOSトランジスタのしきい値電圧は、セルフアラ
インを用いた二重拡散によりゲート絶縁膜下の不純物濃
度を低下させることができるために数Ｖ程度に低くでき
る。又、ｐ形エミツタ層５とｐ形ベース層２の距離は70
μｍ程度にすればアノード・カソード間の耐圧は順逆共
350V程度である。この構造によればｐ形エミツタ層５と
MOSトランジスタ（M2）のｎ形ドレイン層25を短絡又は
抵抗R1を介して接続した後、第１ゲート電極10,第２ゲ
ート電極21のそれぞれにMOSトランジスタがオンする様
ゲート電圧を同時に印加しアノード電極11とカソード電
極９の間に順方向電圧を加えると、第３図のV-I特性が
得られる。即ち第２図の等価回路に示すように、従来よ
り存在する各トランジスタQ1，Q2，M1、シヨートエミツ
タ抵抗RKに新たにトランジスタM2，Q3，（場合によつて
R1）を付加したことにより、低電圧域（1V程度）におい
て電流はｐ形エミツタ層５→抵抗R1→MOSトランジスタM
2→ｎ形基板１→MOSトランジスタM1→ｎ形エミツタ層４
と流れpn接合を通らないため電圧電流変換を歪なく行え
る。素子サイズやR1にもよるが、アノードカソード間の
抵抗値は2KΩ程度を十分に作れる。又、大電流域（数百
mA）においてはｐ形エミツタ層５とｎ形基板１のpn接合
がビルトアツプするためｐ形エミツタ層5,n形基板1,p形
ベース層2,n形エミツタ層４からなるサイリスタ部分が
オンし、その部分のオン抵抗は約pn接合１つ分と小さく
てすむ。第４図は素子を駆動するための基本回路の一例
である。ゲートからホトカプラP1，P2を通じてしきい値
電圧以上の電圧V1，V2を、それぞれMOSトランジスタM1
のゲート・ドレイン間、MOSトランジスタM2のゲート・
ドレイン間に印加する。この駆動回路によればアノード
電位がカソード電位より十分高い場合はいかなるカソー
ド電位でも確実にオンできる。
25を例えばセルフアラインを用いた二重拡散により形成
し、ｎ形基板１をソースとし、且つ、セルフアラインを
用いて形成したｐ形エミツタ層上に絶縁膜（例えばSi
O2）7,20を介してゲート電極21を設けｎチヤネルMOSト
ランジスタ（M2）を形成した事である。ここでｎ形基板
１の不純物濃度は2.5×1014cm-3、ｐ形層2,5の表面不純
物濃度は５×1018cm-3、n+形層の表面不純物濃度は５×
1019cm-3、ゲート絶縁膜厚は0.1μｍ程度である。ｎチ
ヤネルMOSトランジスタのしきい値電圧は、セルフアラ
インを用いた二重拡散によりゲート絶縁膜下の不純物濃
度を低下させることができるために数Ｖ程度に低くでき
る。又、ｐ形エミツタ層５とｐ形ベース層２の距離は70
μｍ程度にすればアノード・カソード間の耐圧は順逆共
350V程度である。この構造によればｐ形エミツタ層５と
MOSトランジスタ（M2）のｎ形ドレイン層25を短絡又は
抵抗R1を介して接続した後、第１ゲート電極10,第２ゲ
ート電極21のそれぞれにMOSトランジスタがオンする様
ゲート電圧を同時に印加しアノード電極11とカソード電
極９の間に順方向電圧を加えると、第３図のV-I特性が
得られる。即ち第２図の等価回路に示すように、従来よ
り存在する各トランジスタQ1，Q2，M1、シヨートエミツ
タ抵抗RKに新たにトランジスタM2，Q3，（場合によつて
R1）を付加したことにより、低電圧域（1V程度）におい
て電流はｐ形エミツタ層５→抵抗R1→MOSトランジスタM
2→ｎ形基板１→MOSトランジスタM1→ｎ形エミツタ層４
と流れpn接合を通らないため電圧電流変換を歪なく行え
る。素子サイズやR1にもよるが、アノードカソード間の
抵抗値は2KΩ程度を十分に作れる。又、大電流域（数百
mA）においてはｐ形エミツタ層５とｎ形基板１のpn接合
がビルトアツプするためｐ形エミツタ層5,n形基板1,p形
ベース層2,n形エミツタ層４からなるサイリスタ部分が
オンし、その部分のオン抵抗は約pn接合１つ分と小さく
てすむ。第４図は素子を駆動するための基本回路の一例
である。ゲートからホトカプラP1，P2を通じてしきい値
電圧以上の電圧V1，V2を、それぞれMOSトランジスタM1
のゲート・ドレイン間、MOSトランジスタM2のゲート・
ドレイン間に印加する。この駆動回路によればアノード
電位がカソード電位より十分高い場合はいかなるカソー
ド電位でも確実にオンできる。
第５図は本発明を適用したIGTの断面を示す第２の実施
例である。第１図と同一のものには同じ記号をつけてあ
る。28,29はそれぞれｎ形基板中に設けられたｐ形ソー
ス層,p形ドレイン層、30はn+コンタクト層、26はドレイ
ン電極、31はソース電極及びn+コンタクト電極、32,33,
34は絶縁膜、27は32,33をゲート酸化膜とする第３ゲー
ト電極である。第１の実施例と同様にｐ形エミツタ層５
とｐ形ドレイン層29を直接又は抵抗を介して接続する。
第３ゲート電極27へはｐ形ドレイン層29に対し負となる
電位のゲート信号が与えられる。ここでは第１図，第２
図におけるRKが小、MOSトランジスタM1のチヤネル抵抗
が大である時を考える。駆動回路の基準電位をカソード
に固定し、それぞれのゲートにMOSトランジスタM1，M2
がオンするのに十分なゲート電圧VG1，VG2を印加後、ア
ノード電圧を上げると、第６図のｊに示すV-I特性が得
られる。MOSトランジスタM2は、低電圧域においては十
分に機能しているが、アノード電圧が上昇するに従いMO
SトランジスタM2のゲート・ソース間の電圧差がなくな
りオフする。やがて、ｐ形エミツタ層５とｎ形基板１間
がビルトアツプするためIGTの抵抗値が変化しこの部分
で電圧電流変換に歪を生じる。しかし第２の実施例によ
れば第３ゲート電極27をｐ形エミツタ層５から一定電圧
に固定していることにより、アノード電圧が上昇して
も、ｐ形ドレイン層29とｐ形ソース層28の間にチヤネル
が発生する様になつている。従つて特性は第６図の曲線
ｊの様にはならず、第６図の曲線ｋに示す様に線形にな
り電圧電流変換歪は生じない。第２の実施例ではｎチヤ
ネルMOSトランジスタで補うことのできないアノード電
位上昇に伴う電圧電流変換の非線形部を極性の異なるｐ
チヤネルMOSトランジスタで行うことを特徴とする。
例である。第１図と同一のものには同じ記号をつけてあ
る。28,29はそれぞれｎ形基板中に設けられたｐ形ソー
ス層,p形ドレイン層、30はn+コンタクト層、26はドレイ
ン電極、31はソース電極及びn+コンタクト電極、32,33,
34は絶縁膜、27は32,33をゲート酸化膜とする第３ゲー
ト電極である。第１の実施例と同様にｐ形エミツタ層５
とｐ形ドレイン層29を直接又は抵抗を介して接続する。
第３ゲート電極27へはｐ形ドレイン層29に対し負となる
電位のゲート信号が与えられる。ここでは第１図，第２
図におけるRKが小、MOSトランジスタM1のチヤネル抵抗
が大である時を考える。駆動回路の基準電位をカソード
に固定し、それぞれのゲートにMOSトランジスタM1，M2
がオンするのに十分なゲート電圧VG1，VG2を印加後、ア
ノード電圧を上げると、第６図のｊに示すV-I特性が得
られる。MOSトランジスタM2は、低電圧域においては十
分に機能しているが、アノード電圧が上昇するに従いMO
SトランジスタM2のゲート・ソース間の電圧差がなくな
りオフする。やがて、ｐ形エミツタ層５とｎ形基板１間
がビルトアツプするためIGTの抵抗値が変化しこの部分
で電圧電流変換に歪を生じる。しかし第２の実施例によ
れば第３ゲート電極27をｐ形エミツタ層５から一定電圧
に固定していることにより、アノード電圧が上昇して
も、ｐ形ドレイン層29とｐ形ソース層28の間にチヤネル
が発生する様になつている。従つて特性は第６図の曲線
ｊの様にはならず、第６図の曲線ｋに示す様に線形にな
り電圧電流変換歪は生じない。第２の実施例ではｎチヤ
ネルMOSトランジスタで補うことのできないアノード電
位上昇に伴う電圧電流変換の非線形部を極性の異なるｐ
チヤネルMOSトランジスタで行うことを特徴とする。
尚、第６図における曲線ｈは一般的なダイオードのV-I
特性曲線であり、また、ｉはそのようなダイオードに抵
抗を直列接続した時のV-I特性曲線で、曲線j,kとの比較
のために示したものである。
特性曲線であり、また、ｉはそのようなダイオードに抵
抗を直列接続した時のV-I特性曲線で、曲線j,kとの比較
のために示したものである。
第７図は本発明を適用したIGTの断面を示す第３の実施
例である。本実施例は第２の実施例の変形例である。第
５図と同一のものには同じ記号をつけてある。第２の実
施例ではｐチヤネルMOSトランジスタのｐ形ソース層,p
形ドレイン層は独立に形成されていたが、ここではｐ形
ドレイン層をｐ形エミツタ層５と共有させた小型化を図
つたものである。特性的には実施例２と同じである。
尚、35はソース電極、36,38は絶縁膜、37はn+コンタク
ト電極である。ソース電極35とn+コンタクト電極37は直
接又は抵抗を介して接続する。
例である。本実施例は第２の実施例の変形例である。第
５図と同一のものには同じ記号をつけてある。第２の実
施例ではｐチヤネルMOSトランジスタのｐ形ソース層,p
形ドレイン層は独立に形成されていたが、ここではｐ形
ドレイン層をｐ形エミツタ層５と共有させた小型化を図
つたものである。特性的には実施例２と同じである。
尚、35はソース電極、36,38は絶縁膜、37はn+コンタク
ト電極である。ソース電極35とn+コンタクト電極37は直
接又は抵抗を介して接続する。
第８図は本発明を適用したMOSサイリスタの断面を示し
た第４の実施例である。第７図と同じものには同じ記号
をつけてある。第９図は電気的等価回路である。ここで
もｐ形エミツタ層５とMOSトランジスタ（M2）のドレイ
ン層25は短絡又は抵抗R1をもつて接続されている。39は
ｐ形エミツタ層５をドレイン、ｐ形ベース層２をソース
層とするｐチヤネルMOSトランジスタの第３ゲート電極
である。40はｐベース電極、RGKはｐベース電極40とカ
ソード電極９の間に抵抗RKの代りに設けたシヨートエミ
ツタ抵抗である。本構造ではアノード電極11の電位がカ
ソード電極９より高い場合、ゲート駆動回路の基準電位
より見たカソード電極９の電位の高低にかかわらず容易
にオンできる。カソード電極９の電位がゲート駆動回路
の基準電位より低い時は、第１ゲート10と第２ゲート21
を使えば駆動回路から高電圧を印加しなくても容易に低
電圧域における電圧電流変換を歪なく行うことができ、
且つ低オン抵抗を実現できる。動作は第１の実施例と同
じである。逆にカソード電極９の電位がゲート駆動回路
の基準電位より高い場合においては、第３ゲート電極39
を使えば同様にオンできる。この時低電流領域ではｐ形
エミツタ層５→MOSトランジスタ（M3）→ｐ形ベース層
２→抵抗RGK→カソード電極９とpn接合を介することな
く流れるので電圧電流変換を歪なく行うことができる。
又大電流領域ではｐ形ベース層２とn+形エミツタ層４間
でビルトアツプするため、pnpnがオンするのでオン抵抗
を小さくせしめることができる。即ち、第１〜３の実施
例ではカソード電極９の電位がゲート駆動回路の基準電
位より高い場合は、ゲート駆動回路より（カソード電極
の電位＋しきい値電圧）以上の電圧を発生しなければ装
置を駆動できない。本実施例ではこの点を改良し、ゲー
ト駆動回路からは数Ｖのゲート信号のみでカソードの電
圧の高低には関係なく装置を駆動でき所望の特性を得る
ことができる。
た第４の実施例である。第７図と同じものには同じ記号
をつけてある。第９図は電気的等価回路である。ここで
もｐ形エミツタ層５とMOSトランジスタ（M2）のドレイ
ン層25は短絡又は抵抗R1をもつて接続されている。39は
ｐ形エミツタ層５をドレイン、ｐ形ベース層２をソース
層とするｐチヤネルMOSトランジスタの第３ゲート電極
である。40はｐベース電極、RGKはｐベース電極40とカ
ソード電極９の間に抵抗RKの代りに設けたシヨートエミ
ツタ抵抗である。本構造ではアノード電極11の電位がカ
ソード電極９より高い場合、ゲート駆動回路の基準電位
より見たカソード電極９の電位の高低にかかわらず容易
にオンできる。カソード電極９の電位がゲート駆動回路
の基準電位より低い時は、第１ゲート10と第２ゲート21
を使えば駆動回路から高電圧を印加しなくても容易に低
電圧域における電圧電流変換を歪なく行うことができ、
且つ低オン抵抗を実現できる。動作は第１の実施例と同
じである。逆にカソード電極９の電位がゲート駆動回路
の基準電位より高い場合においては、第３ゲート電極39
を使えば同様にオンできる。この時低電流領域ではｐ形
エミツタ層５→MOSトランジスタ（M3）→ｐ形ベース層
２→抵抗RGK→カソード電極９とpn接合を介することな
く流れるので電圧電流変換を歪なく行うことができる。
又大電流領域ではｐ形ベース層２とn+形エミツタ層４間
でビルトアツプするため、pnpnがオンするのでオン抵抗
を小さくせしめることができる。即ち、第１〜３の実施
例ではカソード電極９の電位がゲート駆動回路の基準電
位より高い場合は、ゲート駆動回路より（カソード電極
の電位＋しきい値電圧）以上の電圧を発生しなければ装
置を駆動できない。本実施例ではこの点を改良し、ゲー
ト駆動回路からは数Ｖのゲート信号のみでカソードの電
圧の高低には関係なく装置を駆動でき所望の特性を得る
ことができる。
以上のようにIGTやMOSサイリスタについて低電圧域にお
けるV-I特性の直線性と低オン抵抗を兼ね合せた半導体
アナログスイツチを実現しうる実施例を説明したが、本
発明は、これらの実施例に限定されるものではなくゲー
トターンオフMOSサイリスタ等にも同様に適用できる。
けるV-I特性の直線性と低オン抵抗を兼ね合せた半導体
アナログスイツチを実現しうる実施例を説明したが、本
発明は、これらの実施例に限定されるものではなくゲー
トターンオフMOSサイリスタ等にも同様に適用できる。
また、本発明は各半導体層の導電型を逆転せしめた構成
のものであつても同様の作用効果が得られる。
のものであつても同様の作用効果が得られる。
以上に述べた様に本発明によれば、低電圧域において電
圧電流変換を歪なく行う事ができ、大電流域においては
オン抵抗が小さい半導体装置を得ることができる。
圧電流変換を歪なく行う事ができ、大電流域においては
オン抵抗が小さい半導体装置を得ることができる。
第１図は本発明の一実施例になるIGTの基本的構造を示
す断面図、第２図，第３図は第１図に示すIGTの電気的
等価回路、及びV-I特性、第４図は駆動回路の一例を含
む等価回路、第５図は本発明の第２の実施例になるIGT
の基本的構造を示す断面図、第６図は第５図のIGTの低
電圧域でのV-I特性、第７図は本発明の第３の実施例に
なるIGTの基本的構造を示す断面図、第８図，第９図は
本発明の第４の実施例になるIGTの基本的構造を示す断
面図と等価回路、第10図は従来形のIGTの断面図、第11
図は第10図のIGTのV-I特性、第12図は従来形のｐチヤネ
ルMOSトランジスタの断面図、第13図は第12図のV-I特性
図である。 １…半導体基板、２…ｐ形ベース層、３…ｎ形バフツア
層、４…ｎ形エミツタ層、５…ｐ形エミツタ層、6,7,8,
14,15,16,20,23,24,32,33,34,36,38…絶縁膜、9,10,11,
17,18,19,21,22,26,27,31,37,39…電極、12,25,29…ド
レイン層、13,28…ソース層、30…n+形コンタクト層。
す断面図、第２図，第３図は第１図に示すIGTの電気的
等価回路、及びV-I特性、第４図は駆動回路の一例を含
む等価回路、第５図は本発明の第２の実施例になるIGT
の基本的構造を示す断面図、第６図は第５図のIGTの低
電圧域でのV-I特性、第７図は本発明の第３の実施例に
なるIGTの基本的構造を示す断面図、第８図，第９図は
本発明の第４の実施例になるIGTの基本的構造を示す断
面図と等価回路、第10図は従来形のIGTの断面図、第11
図は第10図のIGTのV-I特性、第12図は従来形のｐチヤネ
ルMOSトランジスタの断面図、第13図は第12図のV-I特性
図である。 １…半導体基板、２…ｐ形ベース層、３…ｎ形バフツア
層、４…ｎ形エミツタ層、５…ｐ形エミツタ層、6,7,8,
14,15,16,20,23,24,32,33,34,36,38…絶縁膜、9,10,11,
17,18,19,21,22,26,27,31,37,39…電極、12,25,29…ド
レイン層、13,28…ソース層、30…n+形コンタクト層。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/74 Ｇ Ｎ
Claims (3)
- 【請求項１】一方導電形の半導体基板に、 他方導電形のベース層及び他方導電形のエミッタ層を形
成し、 他方導電形のベース層の中には一方導電形のエミッタ層
を形成し、他方導電形のエミッタ層の中には一方導電形
のドレイン層を形成し、 他方導電形のベース層上及び他方導電形のエミッタ層上
には絶縁膜を介して、それぞれ第１のゲート電極及び第
２のゲート電極を設け、 一方導電形のエミッタ層にはカソード電極を設け、 他方導電形のエミッタ層にはアノード電極を設け、 他方導電形のエミッタ層と一方導電形のドレイン層を短
絡し、または抵抗を介して接続し、 第１のゲート電極と第２のゲート電極には同時にゲート
信号を印加することを特徴とする半導体装置。 - 【請求項２】一方導電形の半導体基板に、 他方導電形のベース層及び他方導電形のエミッタ層を形
成し、 他方導電形のベース層の中には一方導電形のエミッタ層
を形成し、他方導電形のエミッタ層の中には一方導電形
のドレイン層を形成し、 他方導電形のベース層上及び他方導電形のエミッタ層上
には絶縁膜を介して、それぞれ第１のゲート電極及び第
２のゲート電極を設け、 一方導電形のエミッタ層にはカソード電極を設け、 他方導電形のエミッタ層にはアノード電極を設け、 他方導電形のエミッタ層と一方導電形のドレイン層を短
絡し、または抵抗を介して接続し、 さらに、前記一方導電形の半導体基板には、 他方導電形のドレイン層及び他方導電形のソース層と、
これらの層の間の半導体基板上に絶縁膜を介して設ける
第３のゲート電極と、を有するMOSトランジスタを形成
し、 他方導電形のドレイン層と前記他方導電形のエミッタ層
を短絡し、または抵抗を介して接続し、 他方導電形のソース層と半導体基板を接続し、 第１のゲート電極と第２のゲート電極には同時にゲート
信号を印加し、そして第３のゲート電極には他方導電形
のドレイン層に対して負となる電位のゲート信号を与え
ることを特徴とする半導体装置。 - 【請求項３】一方導電形の半導体基板に、 他方導電形のベース層及び他方導電形のエミッタ層を形
成し、 他方導電形のベース層の中には一方導電形のエミッタ層
を形成し、他方導電形のエミッタ層の中には一方導電形
のドレイン層を形成し、 他方導電形のベース層上及び他方導電形のエミッタ層上
には、絶縁膜を介して、それぞれ第１のゲート電極及び
第２のゲート電極を設け、 他方導電形のベース層と他方導電形のエミッタ層の間の
半導体基板上には、絶縁膜を介して、第３のゲート電極
を設け、 一方導電形のエミッタ層にはカソード電極を設け、 他方導電形のエミッタ層にはアノード電極を設け、 他方導電形のエミッタ層と一方導電形のドレイン層を短
絡し、または抵抗を介して接続し、 第１のゲート電極と第２のゲート電極には同時にゲート
信号を印加することを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61167954A JPH0680825B2 (ja) | 1986-07-18 | 1986-07-18 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61167954A JPH0680825B2 (ja) | 1986-07-18 | 1986-07-18 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6325973A JPS6325973A (ja) | 1988-02-03 |
| JPH0680825B2 true JPH0680825B2 (ja) | 1994-10-12 |
Family
ID=15859123
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61167954A Expired - Lifetime JPH0680825B2 (ja) | 1986-07-18 | 1986-07-18 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0680825B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2728453B2 (ja) * | 1988-09-14 | 1998-03-18 | 株式会社日立製作所 | 出力回路 |
| US5016076A (en) * | 1990-02-28 | 1991-05-14 | At&T Bell Laboratories | Lateral MOS controlled thyristor |
| JP2946750B2 (ja) * | 1990-08-16 | 1999-09-06 | 富士電機株式会社 | 半導体装置 |
-
1986
- 1986-07-18 JP JP61167954A patent/JPH0680825B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6325973A (ja) | 1988-02-03 |
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