JPH09246545A - 電力用半導体素子 - Google Patents
電力用半導体素子Info
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- JPH09246545A JPH09246545A JP8051291A JP5129196A JPH09246545A JP H09246545 A JPH09246545 A JP H09246545A JP 8051291 A JP8051291 A JP 8051291A JP 5129196 A JP5129196 A JP 5129196A JP H09246545 A JPH09246545 A JP H09246545A
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- gate
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- electrode
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/63—Vertical IGFETs
Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【課題】ゲート電圧を印加しない状態で、ソース・ドレ
イン間の電流通路を高抵抗とするか、遮断することを可
能とする。 【解決手段】ｎ+ ドレイン領域７上に、第２ドリフト領
域６、第１ドリフト領域５が積層され、第１ドリフト領
域５上にｎ+ ソース領域４とが形成され、ｎ + ソース領
域４上にソース電極８が形成される。またゲート溝１３
の表面にゲート絶縁膜３が形成され、ゲート絶縁膜３上
にゲート溝１３を埋めるようにゲート電極２が形成され
る。このゲート電極２はｐ形の不純物原子をドーピング
したポリシリコンで形成し、ゲート電圧が印加されない
状態でも空乏層１１が拡がるようにして電流通路３５を
狭ばめて、素子のインピーダンスを増大させるか、単位
セルの一層の微細化で、電流通路３５を閉じてノーマリ
オフ型の素子とする。
イン間の電流通路を高抵抗とするか、遮断することを可
能とする。 【解決手段】ｎ+ ドレイン領域７上に、第２ドリフト領
域６、第１ドリフト領域５が積層され、第１ドリフト領
域５上にｎ+ ソース領域４とが形成され、ｎ + ソース領
域４上にソース電極８が形成される。またゲート溝１３
の表面にゲート絶縁膜３が形成され、ゲート絶縁膜３上
にゲート溝１３を埋めるようにゲート電極２が形成され
る。このゲート電極２はｐ形の不純物原子をドーピング
したポリシリコンで形成し、ゲート電圧が印加されない
状態でも空乏層１１が拡がるようにして電流通路３５を
狭ばめて、素子のインピーダンスを増大させるか、単位
セルの一層の微細化で、電流通路３５を閉じてノーマリ
オフ型の素子とする。
Description
【０００１】
【発明の属する技術分野】この発明は、低オン抵抗で、
トレンチゲート構造を有する縦型の電力用半導体素子に
関する。
トレンチゲート構造を有する縦型の電力用半導体素子に
関する。
【０００２】
【従来の技術】電力用半導体素子には、用途に応じて種
々の構造が適用されている。図６は従来製造されてい
る、低オン抵抗を有するトレンチ構造の縦型ＭＯＳＦＥ
Ｔである。ｎ形の半導体基板１にｎ+ ドレイン領域７、
ｎドリフト領域６ａ、ｐベース領域１４、ｎ+ ソース領
域４が形成され、ゲート溝１３上にゲート絶縁膜３を介
してｎ形の不純物原子がドーピングされたゲート電極２
ｂが形成されている。ソース電極８はｎ+ ソース領域４
とｐベース領域１４とに接触している。この構造は単位
セルの密度を向上させて、オン抵抗を小さくできる利点
がある。さらにオン抵抗を下げる目的で提案されている
のが、図７に示したｐｎ接合を一切含まない構造の絶縁
ゲート駆動の電力用半導体素子である。図７において、
ｎ形の半導体基板１の一方の主面の表面層にゲート溝１
３が形成され、このゲート溝１３の表面上にゲート絶縁
膜３を介してゲート電極２ｂが形成される。このゲート
溝１３に囲まれた半導体基板１の表面層にｎ+ ソース領
域４が形成され、ｎ+ ソース領域４上にソース電極８が
形成される。半導体基板１でゲート溝１３に囲まれた領
域はｎ形の第１ドリフト領域５となり、その下の領域は
ｎ形の第２ドリフト領域６となる。半導体基板１の他方
の主面の表面層にｎ+ ドレイン領域７が形成され、ｎ+
ドレイン領域７上にドレイン電極１０が形成される。ゲ
ート電極２ｂはｎ形のポリシリコンで形成される。
々の構造が適用されている。図６は従来製造されてい
る、低オン抵抗を有するトレンチ構造の縦型ＭＯＳＦＥ
Ｔである。ｎ形の半導体基板１にｎ+ ドレイン領域７、
ｎドリフト領域６ａ、ｐベース領域１４、ｎ+ ソース領
域４が形成され、ゲート溝１３上にゲート絶縁膜３を介
してｎ形の不純物原子がドーピングされたゲート電極２
ｂが形成されている。ソース電極８はｎ+ ソース領域４
とｐベース領域１４とに接触している。この構造は単位
セルの密度を向上させて、オン抵抗を小さくできる利点
がある。さらにオン抵抗を下げる目的で提案されている
のが、図７に示したｐｎ接合を一切含まない構造の絶縁
ゲート駆動の電力用半導体素子である。図７において、
ｎ形の半導体基板１の一方の主面の表面層にゲート溝１
３が形成され、このゲート溝１３の表面上にゲート絶縁
膜３を介してゲート電極２ｂが形成される。このゲート
溝１３に囲まれた半導体基板１の表面層にｎ+ ソース領
域４が形成され、ｎ+ ソース領域４上にソース電極８が
形成される。半導体基板１でゲート溝１３に囲まれた領
域はｎ形の第１ドリフト領域５となり、その下の領域は
ｎ形の第２ドリフト領域６となる。半導体基板１の他方
の主面の表面層にｎ+ ドレイン領域７が形成され、ｎ+
ドレイン領域７上にドレイン電極１０が形成される。ゲ
ート電極２ｂはｎ形のポリシリコンで形成される。
【０００３】図７の構造の素子は図６に示す従来構造の
素子と異なり、オン時には第１ドリフト領域５のゲート
電極２ｂと対向する面に蓄積層が形成され、この蓄積層
がチャネルとなるため、チャネル抵抗を大幅に低減する
ことができる。またｐｎ接合がないため、ｐｎ接合によ
るキャリアの蓄積がなく、スイッチング時間の短縮がで
き、また電流集中が起こらないため素子の破壊耐量を向
上できる利点を有している。
素子と異なり、オン時には第１ドリフト領域５のゲート
電極２ｂと対向する面に蓄積層が形成され、この蓄積層
がチャネルとなるため、チャネル抵抗を大幅に低減する
ことができる。またｐｎ接合がないため、ｐｎ接合によ
るキャリアの蓄積がなく、スイッチング時間の短縮がで
き、また電流集中が起こらないため素子の破壊耐量を向
上できる利点を有している。
【０００４】また図６および図７の素子は絶縁ゲート駆
動型の電力用半導体素子であるが、ゲート電極２ｂはｎ
形のポリシリコンが使われ、電気抵抗を下げるために、
高濃度ドーピングされている。またポリシリコンは高純
度にでき、さらに高温に耐え、加工が容易であり、広く
用いられる。
動型の電力用半導体素子であるが、ゲート電極２ｂはｎ
形のポリシリコンが使われ、電気抵抗を下げるために、
高濃度ドーピングされている。またポリシリコンは高純
度にでき、さらに高温に耐え、加工が容易であり、広く
用いられる。
【０００５】
【発明が解決しようとする課題】つぎに、オフ時の動作
を説明すると、ゲート電極を負、ソース電極を正にバイ
アスするとゲート電圧２ｂはゲート絶縁膜３を介して第
１ドリフト領域５および第２ドリフト領域６に印加さ
れ、これらの領域に空乏層１１が拡がり、この空乏層端
１２が密着するとソース電極８とドレイン電極１０間の
電流通路は絶たれ、電流は遮断する。このことは、図７
の素子はゲート電極２ｂに電圧が印加されていないとき
には素子はオン状態になっている。これは電源投入初期
でゲート駆動回路系に電圧が確立していない時期は素子
が短絡状態になるという変換装置に適用する上で極めて
大きな不便さがある。
を説明すると、ゲート電極を負、ソース電極を正にバイ
アスするとゲート電圧２ｂはゲート絶縁膜３を介して第
１ドリフト領域５および第２ドリフト領域６に印加さ
れ、これらの領域に空乏層１１が拡がり、この空乏層端
１２が密着するとソース電極８とドレイン電極１０間の
電流通路は絶たれ、電流は遮断する。このことは、図７
の素子はゲート電極２ｂに電圧が印加されていないとき
には素子はオン状態になっている。これは電源投入初期
でゲート駆動回路系に電圧が確立していない時期は素子
が短絡状態になるという変換装置に適用する上で極めて
大きな不便さがある。
【０００６】この発明の目的は、前記の課題を解決し
て、ゲート電圧を印加しない状態で、ソース・ドレイン
間の電流通路を高抵抗とするか、この電流通路を遮断す
ることができる絶縁ゲート構造の電力用半導体装置を提
供することにある。
て、ゲート電圧を印加しない状態で、ソース・ドレイン
間の電流通路を高抵抗とするか、この電流通路を遮断す
ることができる絶縁ゲート構造の電力用半導体装置を提
供することにある。
【０００７】
【課題を解決するための手段】前記目的を達成するため
に、第一導電形半導体基板の第一主面の表面層に選択的
に溝が形成され、該溝で囲まれた第一主面上にソース電
極が形成され、該溝の表面上に絶縁膜を介してゲート電
極が形成され、第二主面上にドレイン電極が形成される
トレンチ構造のＭＯＳＦＥＴを構成するもので、ソース
電極が前記溝を除く第一導電形半導体基板表面と接触
し、ゲート電極が第二導電形半導体膜で形成される構成
とする。
に、第一導電形半導体基板の第一主面の表面層に選択的
に溝が形成され、該溝で囲まれた第一主面上にソース電
極が形成され、該溝の表面上に絶縁膜を介してゲート電
極が形成され、第二主面上にドレイン電極が形成される
トレンチ構造のＭＯＳＦＥＴを構成するもので、ソース
電極が前記溝を除く第一導電形半導体基板表面と接触
し、ゲート電極が第二導電形半導体膜で形成される構成
とする。
【０００８】また第一導電形半導体基板の第一主面の表
面層に選択的に溝が形成され、該溝で囲まれた第一主面
上にソース電極が形成され、該溝の表面上に絶縁膜を介
してゲート電極が形成され、第二主面上にドレイン電極
が形成されるトレンチ構造のＭＯＳＦＥＴを構成するも
ので、ソース電極が前記溝を除く第一導電形半導体基板
表面と接触し、ゲート電極が金属で形成され、該金属の
仕事関数をΦｍ、基板を形成する半導体の電子親和力を
χ、基板を形成する半導体の禁制帯幅をＥｇ／ｑ（Ｅ
ｇ：エネルギーギャプ、ｑ：電荷）としたとき、Φｍ≧
χ＋Ｅｇ／２ｑが満たされる金属でゲート電極を形成す
ることよい。前記の第一導電形半導体基板をシリコンと
した場合、ゲート電極をニッケル（Ｎｉ）または白金
（Ｐｔ）とするとよい。
面層に選択的に溝が形成され、該溝で囲まれた第一主面
上にソース電極が形成され、該溝の表面上に絶縁膜を介
してゲート電極が形成され、第二主面上にドレイン電極
が形成されるトレンチ構造のＭＯＳＦＥＴを構成するも
ので、ソース電極が前記溝を除く第一導電形半導体基板
表面と接触し、ゲート電極が金属で形成され、該金属の
仕事関数をΦｍ、基板を形成する半導体の電子親和力を
χ、基板を形成する半導体の禁制帯幅をＥｇ／ｑ（Ｅ
ｇ：エネルギーギャプ、ｑ：電荷）としたとき、Φｍ≧
χ＋Ｅｇ／２ｑが満たされる金属でゲート電極を形成す
ることよい。前記の第一導電形半導体基板をシリコンと
した場合、ゲート電極をニッケル（Ｎｉ）または白金
（Ｐｔ）とするとよい。
【０００９】この手段を講じることで、ゲートバイアス
が零の場合でもゲート絶縁膜直下に空乏層が拡がり、素
子のインピーダンスを大きくし、単位セルを微細加工す
ることで左右からの空乏層を密着させて、電流通路を遮
断することができる。
が零の場合でもゲート絶縁膜直下に空乏層が拡がり、素
子のインピーダンスを大きくし、単位セルを微細加工す
ることで左右からの空乏層を密着させて、電流通路を遮
断することができる。
【００１０】
【発明の実施の形態】図１はこの発明の第１実施例の素
子の要部断面図である。半導体基板１に次に述べる各領
域が形成される。ｎ+ ドレイン領域７上に、第２ドリフ
ト領域６、第１ドリフト領域５が積層され、第１ドリフ
ト領域５上にｎ+ ソース領域４が形成され、ｎ+ ソース
領域４上にソース電極８が形成される。またゲート溝１
３の表面にゲート絶縁膜３が形成され、ゲート絶縁膜３
上にゲート溝１３を埋めるようにゲート電極２が形成さ
れる。このゲート電極２はｐ形の不純物原子をドーピン
グしたポリシリコンで形成されている。そのため、後述
するように、ｎ形の第１ドリフト領域５と第２ドリフト
領域６にゲート電圧が印加されない状態でも空乏層１１
が拡がり電流通路３５が狭まり、この部分のインピーダ
ンスが増大する。単位セルをさらに微細化し、第１ドリ
フト領域５の幅Ｗを狭めれば空乏層端の伸びＬが大きく
なり、左右からの空乏層端１２は密着し、電流通路３５
は閉じられ、電流は遮断されるというノーマリオフ型の
素子となる。尚、ｎ+ ドレイン領域７表面にはドレイン
電極１０が形成されている。
子の要部断面図である。半導体基板１に次に述べる各領
域が形成される。ｎ+ ドレイン領域７上に、第２ドリフ
ト領域６、第１ドリフト領域５が積層され、第１ドリフ
ト領域５上にｎ+ ソース領域４が形成され、ｎ+ ソース
領域４上にソース電極８が形成される。またゲート溝１
３の表面にゲート絶縁膜３が形成され、ゲート絶縁膜３
上にゲート溝１３を埋めるようにゲート電極２が形成さ
れる。このゲート電極２はｐ形の不純物原子をドーピン
グしたポリシリコンで形成されている。そのため、後述
するように、ｎ形の第１ドリフト領域５と第２ドリフト
領域６にゲート電圧が印加されない状態でも空乏層１１
が拡がり電流通路３５が狭まり、この部分のインピーダ
ンスが増大する。単位セルをさらに微細化し、第１ドリ
フト領域５の幅Ｗを狭めれば空乏層端の伸びＬが大きく
なり、左右からの空乏層端１２は密着し、電流通路３５
は閉じられ、電流は遮断されるというノーマリオフ型の
素子となる。尚、ｎ+ ドレイン領域７表面にはドレイン
電極１０が形成されている。
【００１１】図２はこの発明の概念を説明する図で、同
図（ａ）はゲート電極がｎ形のポリシリコンの場合のエ
ネルギーバンド図、同図（ｂ）はゲート電極がｐ形のポ
リシリコンの場合のエネルギーバンド図である。両図と
も半導体基板２３はｎ形であり、ゲートバイアスがゼロ
の場合である。同図（ａ）においては、エネルギーバン
ドの曲がりがなく、そのため半導体基板２３内には空乏
層が拡がらない。同図（ｂ）においては、ゲート電極２
をｐ形のポリシリコンで形成し、且つ高濃度とすると、
半導体基板２３のエネルギーバンドは図のように曲が
る。そのため、曲がった部分が空乏層１１となる。この
空乏層１１が拡がると素子のインピーダンスは大きくな
り、さらに拡がると電流通路を遮断することになる。こ
のエネルギーバンドの曲がりはｎ形のゲート電極２ｂに
バンドギャップである−１．２Ｖの負電圧が印加された
場合と等価になる。
図（ａ）はゲート電極がｎ形のポリシリコンの場合のエ
ネルギーバンド図、同図（ｂ）はゲート電極がｐ形のポ
リシリコンの場合のエネルギーバンド図である。両図と
も半導体基板２３はｎ形であり、ゲートバイアスがゼロ
の場合である。同図（ａ）においては、エネルギーバン
ドの曲がりがなく、そのため半導体基板２３内には空乏
層が拡がらない。同図（ｂ）においては、ゲート電極２
をｐ形のポリシリコンで形成し、且つ高濃度とすると、
半導体基板２３のエネルギーバンドは図のように曲が
る。そのため、曲がった部分が空乏層１１となる。この
空乏層１１が拡がると素子のインピーダンスは大きくな
り、さらに拡がると電流通路を遮断することになる。こ
のエネルギーバンドの曲がりはｎ形のゲート電極２ｂに
バンドギャップである−１．２Ｖの負電圧が印加された
場合と等価になる。
【００１２】図３はｎ形のゲート電極に負バイアスを印
加した場合のソース・ドレイン間の電流・電圧特性であ
る。試作した素子はｎ形のゲート電極を有し、第１ドリ
フト領域の幅Ｗが５μｍである。ゲート電圧を０から−
１０Ｖまで１Ｖステップで印加した場合で１象限はドレ
インが正、ソース負の順方向で、３象限が逆方向であ
る。順方向ではゲート電圧を０Ｖと−１Ｖとした場合、
ドレイン・ソース間電圧ＶDSを４Ｖで読むと、ドレイン
・ソース間電流ＩDSが１０Ａと３Ａとなり、−１Ｖの場
合、０Ｖに対してインピーダンスが３倍程度大きくな
る。ゲート電圧を−３Ｖより低くしたい場合はドレイン
・ソース間電流ＩDSはゼロとなり電流通路は遮断され
る。図１の構成のようにｐ形のゲート電極とするとゲー
ト電圧を印加しない場合でも、あたかもゲート電圧を−
１．２Ｖ印加したときと等価となる空乏層１１が第１ド
リフト領域５に形成される。これは、図３でゲート電圧
を−１．２Ｖ印加したのと等価となり、大きなインピー
ダンスを持つようになる。さらに、図１において、単位
セルを微細化し、第１ドリフト領域５の幅Ｗを狭めれ
ば、空乏層端１２が密着し、ゲート電圧を印加しなくて
も、電流通路３５が閉じてノーマリオフ型の素子にな
る。
加した場合のソース・ドレイン間の電流・電圧特性であ
る。試作した素子はｎ形のゲート電極を有し、第１ドリ
フト領域の幅Ｗが５μｍである。ゲート電圧を０から−
１０Ｖまで１Ｖステップで印加した場合で１象限はドレ
インが正、ソース負の順方向で、３象限が逆方向であ
る。順方向ではゲート電圧を０Ｖと−１Ｖとした場合、
ドレイン・ソース間電圧ＶDSを４Ｖで読むと、ドレイン
・ソース間電流ＩDSが１０Ａと３Ａとなり、−１Ｖの場
合、０Ｖに対してインピーダンスが３倍程度大きくな
る。ゲート電圧を−３Ｖより低くしたい場合はドレイン
・ソース間電流ＩDSはゼロとなり電流通路は遮断され
る。図１の構成のようにｐ形のゲート電極とするとゲー
ト電圧を印加しない場合でも、あたかもゲート電圧を−
１．２Ｖ印加したときと等価となる空乏層１１が第１ド
リフト領域５に形成される。これは、図３でゲート電圧
を−１．２Ｖ印加したのと等価となり、大きなインピー
ダンスを持つようになる。さらに、図１において、単位
セルを微細化し、第１ドリフト領域５の幅Ｗを狭めれ
ば、空乏層端１２が密着し、ゲート電圧を印加しなくて
も、電流通路３５が閉じてノーマリオフ型の素子にな
る。
【００１３】図４はこの発明の第２実施例の素子の要部
断面図である。図１と異なるのは、ゲート電極２ａを次
式を満たす金属で形成した点である。
断面図である。図１と異なるのは、ゲート電極２ａを次
式を満たす金属で形成した点である。
【００１４】
【数１】Φｍ≧χ＋Ｅｇ／２ｑ・・・・（１） 〔Φｍ：金属の仕事関数、χ：半導体基板の電子親和
力、Ｅｇ：半導体基板のバンドギャップ、ｑ：電荷〕 前記の金属をゲート電極２ａに用いることで第１実施例
であるｐ形のポリシリコンを用いた場合と同様に第１ド
リフト領域５と第２ドリフト領域６にゲート電圧を印加
しない状態でも第１ドリフト領域５と第２ドリフト領域
６に空乏層１１が拡がり、第１実施例と同様に電流通路
３５のインピーダンスが増大し、さらに単位セルを微細
化することでノーマリオフ型の素子になる。
力、Ｅｇ：半導体基板のバンドギャップ、ｑ：電荷〕 前記の金属をゲート電極２ａに用いることで第１実施例
であるｐ形のポリシリコンを用いた場合と同様に第１ド
リフト領域５と第２ドリフト領域６にゲート電圧を印加
しない状態でも第１ドリフト領域５と第２ドリフト領域
６に空乏層１１が拡がり、第１実施例と同様に電流通路
３５のインピーダンスが増大し、さらに単位セルを微細
化することでノーマリオフ型の素子になる。
【００１５】図５はゲート電極に図４で示す金属を使用
した場合のエネルギーバンド図である。図の左側がゲー
ト電極に当たる金属２１で絶縁膜２２を挟んで右側にｎ
形の半導体基板２３を示している。真空準位３１から金
属２１のフェルミ準位３２までのエネルギーが仕事関数
Φｍである。また、真空準位３１から伝導帯３３までの
エネルギが電子親和力χであり、伝導帯３３と価電子帯
３４の間のエネルギーがＥｇ／ｑである。ここではエネ
ルギーと表現したが厳密にはポテンシャルのことであ
る。（１）式が成り立つ金属２１の場合、図示されるよ
うに半導体基板２３のエネルギーは曲がり空乏層１１が
拡がる。丁度、ｐ形のポリシリコンをゲート電極２とし
た場合と同様である。この仕事関数Φｍが大きいほど半
導体基板２３側に空乏層１１は拡がるので効果は大きく
なる。半導体基板をシリコンとした場合は、シリコンの
Ｅｇ／ｑは１．２Ｖ、電子親和力が４．０５Ｖとなるの
で、ゲート電極２ａに用いる金属２１の仕事関数は４．
６５Ｖ以上とするとよい。具体的な金属としてはニッケ
ル（Ｎｉ）や白金（Ｐｔ）などがよい。これらの金属を
ゲート電極に用いるとゲートがゼロバイアス時にも半導
体基板２３に空乏層１１が拡がるようになり、素子のイ
ンピーダンスを増大できる。また単位セルを微細化した
りより大きな仕事関数Φｍの金属２１をゲート電極２ａ
に使うことで空乏層端１２を大きく拡げ、電流通路を遮
断することも可能である。つまりノーマリオフ型の素子
を製作することができる。
した場合のエネルギーバンド図である。図の左側がゲー
ト電極に当たる金属２１で絶縁膜２２を挟んで右側にｎ
形の半導体基板２３を示している。真空準位３１から金
属２１のフェルミ準位３２までのエネルギーが仕事関数
Φｍである。また、真空準位３１から伝導帯３３までの
エネルギが電子親和力χであり、伝導帯３３と価電子帯
３４の間のエネルギーがＥｇ／ｑである。ここではエネ
ルギーと表現したが厳密にはポテンシャルのことであ
る。（１）式が成り立つ金属２１の場合、図示されるよ
うに半導体基板２３のエネルギーは曲がり空乏層１１が
拡がる。丁度、ｐ形のポリシリコンをゲート電極２とし
た場合と同様である。この仕事関数Φｍが大きいほど半
導体基板２３側に空乏層１１は拡がるので効果は大きく
なる。半導体基板をシリコンとした場合は、シリコンの
Ｅｇ／ｑは１．２Ｖ、電子親和力が４．０５Ｖとなるの
で、ゲート電極２ａに用いる金属２１の仕事関数は４．
６５Ｖ以上とするとよい。具体的な金属としてはニッケ
ル（Ｎｉ）や白金（Ｐｔ）などがよい。これらの金属を
ゲート電極に用いるとゲートがゼロバイアス時にも半導
体基板２３に空乏層１１が拡がるようになり、素子のイ
ンピーダンスを増大できる。また単位セルを微細化した
りより大きな仕事関数Φｍの金属２１をゲート電極２ａ
に使うことで空乏層端１２を大きく拡げ、電流通路を遮
断することも可能である。つまりノーマリオフ型の素子
を製作することができる。
【００１６】
【発明の効果】この発明によれば、ｐｎ接合を有さない
トレンチ構造の電圧駆動型素子で、ゲート電極にｐ形の
ポリシリコンや前記（１）式が成立する金属を用いるこ
とで、ゲート零バイアス時でもドレイン・ソース間抵抗
（素子のインピーダンス）の大きい素子や、電流通路を
遮断するノーマリオフ型の素子を得ることができる。ま
た、この素子はオン状態では極めて低いオン電圧とな
る。さらに、この素子を変換装置に適用すると、電源投
入時のゲート電圧が低い状態でも回路が短絡状態に陥る
ことはなく、通常のゲート回路で安定して変換装置を運
転できる。
トレンチ構造の電圧駆動型素子で、ゲート電極にｐ形の
ポリシリコンや前記（１）式が成立する金属を用いるこ
とで、ゲート零バイアス時でもドレイン・ソース間抵抗
（素子のインピーダンス）の大きい素子や、電流通路を
遮断するノーマリオフ型の素子を得ることができる。ま
た、この素子はオン状態では極めて低いオン電圧とな
る。さらに、この素子を変換装置に適用すると、電源投
入時のゲート電圧が低い状態でも回路が短絡状態に陥る
ことはなく、通常のゲート回路で安定して変換装置を運
転できる。
【図１】この発明の第１実施例の素子の要部断面図
【図２】この発明の概念を説明する図で（ａ）はゲート
電極がｎ形のポリシリコンの場合のエネルギーバンド
図、（ｂ）はゲート電極がｐ形のポリシリコンの場合の
エネルギーバンド図
電極がｎ形のポリシリコンの場合のエネルギーバンド
図、（ｂ）はゲート電極がｐ形のポリシリコンの場合の
エネルギーバンド図
【図３】ｎ形のゲート電極に負バイアスを印加した場合
のソース・ドレイン間の電流・電圧特性図
のソース・ドレイン間の電流・電圧特性図
【図４】この発明の第２実施例の素子の要部断面図
【図５】ゲート電極に図４で示す金属を使用した場合の
エネルギーバンド図
エネルギーバンド図
【図６】従来のトレンチ構造の縦型ＭＯＳＦＥＴの要部
断面図
断面図
【図７】従来のｐｎ接合を一切含まない構造の絶縁ゲー
ト駆動の電力用半導体素子の要部断面図
ト駆動の電力用半導体素子の要部断面図
１ 半導体基板 ２ ゲート電極 ２ａ ゲート電極 ２ｂ ゲート電極 ３ ゲート絶縁膜 ４ ｎ+ ソース領域 ５ 第１ドリフト領域 ６ 第２ドリフト領域 ６ａ ドリフト領域 ７ ｎ+ ドレイン領域 ８ ソース電極 ９ ゲート電極 １０ ドレイン電極 １１ 空乏層 １２ 空乏層端 １３ ゲート溝 ２１ 金属 ２２ 絶縁膜 ２３ 半導体基板 ３１ 真空準位 ３２ フェルミ準位 ３３ 伝導帯 ３４ 価電子帯 ３５ 電流通路 Ｌ 空乏層端の伸び Ｗ 第１ドリフト領域の幅
Claims (3)
- 【請求項１】第一導電形半導体基板の第一主面の表面層
に選択的に溝が形成され、該溝で囲まれた第一主面上に
ソース電極が形成され、該溝の表面上に絶縁膜を介して
ゲート電極が形成され、第二主面上にドレイン電極が形
成されるトレンチ構造のＭＯＳＦＥＴを構成するもの
で、ソース電極が前記溝を除く第一導電形半導体基板表
面と接触し、ゲート電極が第二導電形半導体膜で形成さ
れることを特徴とする電力用半導体素子。 - 【請求項２】第一導電形半導体基板の第一主面の表面層
に選択的に溝が形成され、該溝で囲まれた第一主面上に
ソース電極が形成され、該溝の表面上に絶縁膜を介して
ゲート電極が形成され、第二主面上にドレイン電極が形
成されるトレンチ構造のＭＯＳＦＥＴを構成するもの
で、ソース電極が前記溝を除く第一導電形半導体基板表
面と接触し、ゲート電極が金属で形成され、該金属の仕
事関数をΦm 、基板を形成する半導体の電子親和力を
χ、基板を形成する半導体の禁制帯幅をＥｇ／ｑ（Ｅ
ｇ：バンドギャプ、ｑ：電荷）としたとき、Φｍ≧χ＋
Ｅｇ／２ｑが満たされる金属でゲート電極を形成するこ
とを特徴とする電力用半導体素子。 - 【請求項３】第一導電形半導体基板をシリコンとした場
合、ゲート電極をニッケル（Ｎｉ）または白金（Ｐｔ）
とすることを特徴とする請求項２記載の電力用半導体素
子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8051291A JPH09246545A (ja) | 1996-03-08 | 1996-03-08 | 電力用半導体素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8051291A JPH09246545A (ja) | 1996-03-08 | 1996-03-08 | 電力用半導体素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09246545A true JPH09246545A (ja) | 1997-09-19 |
Family
ID=12882830
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8051291A Pending JPH09246545A (ja) | 1996-03-08 | 1996-03-08 | 電力用半導体素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09246545A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001156288A (ja) * | 1999-11-25 | 2001-06-08 | Toyota Motor Corp | 半導体装置 |
| JP2003517725A (ja) * | 1999-08-10 | 2003-05-27 | イノベイティブ・テクノロジー・ライセンシング・エルエルシー | ユニポーラ電界効果トランジスタ |
| US6787848B2 (en) | 2001-06-29 | 2004-09-07 | Kabushiki Kaisha Toshiba | Vertical type power mosfet having trenched gate structure |
| US6855983B1 (en) | 1998-11-10 | 2005-02-15 | Toyota Jidosha Kabushiki Kaisha | Semiconductor device having reduced on resistance |
| JP2006100360A (ja) * | 2004-09-28 | 2006-04-13 | Nissan Motor Co Ltd | 半導体装置及びその製造方法 |
| JP2006229181A (ja) * | 2005-01-19 | 2006-08-31 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| CN119653832A (zh) * | 2024-12-03 | 2025-03-18 | 中国电子科技集团公司第二十四研究所 | 一种基于电荷等离子体的双埋藏栅功率mosfet结构 |
-
1996
- 1996-03-08 JP JP8051291A patent/JPH09246545A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6855983B1 (en) | 1998-11-10 | 2005-02-15 | Toyota Jidosha Kabushiki Kaisha | Semiconductor device having reduced on resistance |
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| US7045426B2 (en) | 2001-06-29 | 2006-05-16 | Kabushiki Kaisha Toshiba | Vertical type power MOSFET having trenched gate structure |
| JP2006100360A (ja) * | 2004-09-28 | 2006-04-13 | Nissan Motor Co Ltd | 半導体装置及びその製造方法 |
| JP2006229181A (ja) * | 2005-01-19 | 2006-08-31 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| CN119653832A (zh) * | 2024-12-03 | 2025-03-18 | 中国电子科技集团公司第二十四研究所 | 一种基于电荷等离子体的双埋藏栅功率mosfet结构 |
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