JPH0680993B2 - 差動増幅回路 - Google Patents
差動増幅回路Info
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- JPH0680993B2 JPH0680993B2 JP63324184A JP32418488A JPH0680993B2 JP H0680993 B2 JPH0680993 B2 JP H0680993B2 JP 63324184 A JP63324184 A JP 63324184A JP 32418488 A JP32418488 A JP 32418488A JP H0680993 B2 JPH0680993 B2 JP H0680993B2
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- differential amplifier
- mos
- amplifier circuit
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- H—ELECTRICITY
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- H03F—AMPLIFIERS
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- H03F3/45—Differential amplifiers
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- H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は差動増幅回路に関し、特にＮチャネル及びＰチ
ャネルのMOSトランジスタで形成された差動増幅回路に
関する。
ャネルのMOSトランジスタで形成された差動増幅回路に
関する。
従来、この種の差動増幅回路は、第４図に示すように、
ゲートに第１の入力信号IN1を入力する駆動素子として
のＮチャネルの第１のMOSトランジスタQ1と、ゲートに
第２の入力信号IN2（入力信号IN1の補信号）を入力しソ
ースをMOSトランジスタQ1と共通接続する駆動素子とし
てのＮチャネルの第２のMOSトランジスタと、ゲートを
共に接地しMOSトランジスタQ1,Q2の負荷素子となるＰチ
ャネルの第３及び第４のMOSトランジスタQ3,Q4と、ゲー
トに制御信号φ１を入力し活性化制御を行うＮチャネル
の第５のMOSトランジスタQ5とを備えた構成となってい
た。
ゲートに第１の入力信号IN1を入力する駆動素子として
のＮチャネルの第１のMOSトランジスタQ1と、ゲートに
第２の入力信号IN2（入力信号IN1の補信号）を入力しソ
ースをMOSトランジスタQ1と共通接続する駆動素子とし
てのＮチャネルの第２のMOSトランジスタと、ゲートを
共に接地しMOSトランジスタQ1,Q2の負荷素子となるＰチ
ャネルの第３及び第４のMOSトランジスタQ3,Q4と、ゲー
トに制御信号φ１を入力し活性化制御を行うＮチャネル
の第５のMOSトランジスタQ5とを備えた構成となってい
た。
次に、この回路の動作について説明する。
今、制御信号φ１が高レベルとなり差動増幅回路が活性
化され、微小電位差の入力信号IN1,IN2が入力された場
合、これら入力信号IN1,IN2の電位をそれぞれVIN1,VIN2
として VIN1＞VIN2とすると、MOSトランジスタQ3,Q4のゲートソ
ース間電位は、ソース電位をVSとして、 VIN1−VS＞VIN2−VSとなり、MOSトランジスタQ1,Q2のコ
ンダクタンスg1,g2はg1＞g2となって出力信号OUT1,OUT2
の電位VOUT1,VOUT2はVOUT1＜VOUT2となる。この時の（V
OUT2−VOUT1）／（VIN1−VIN2）が差動増幅回路の利得
である。
化され、微小電位差の入力信号IN1,IN2が入力された場
合、これら入力信号IN1,IN2の電位をそれぞれVIN1,VIN2
として VIN1＞VIN2とすると、MOSトランジスタQ3,Q4のゲートソ
ース間電位は、ソース電位をVSとして、 VIN1−VS＞VIN2−VSとなり、MOSトランジスタQ1,Q2のコ
ンダクタンスg1,g2はg1＞g2となって出力信号OUT1,OUT2
の電位VOUT1,VOUT2はVOUT1＜VOUT2となる。この時の（V
OUT2−VOUT1）／（VIN1−VIN2）が差動増幅回路の利得
である。
この差動増幅器の利得はＰチャネルのMOSトランジスタQ
3,Q4のコンダクタンスg3,g4とＮチャンネルのMOSトラン
ジスタQ1,Q2のコンダクタンスg1,g2との比で決定され
る。
3,Q4のコンダクタンスg3,g4とＮチャンネルのMOSトラン
ジスタQ1,Q2のコンダクタンスg1,g2との比で決定され
る。
通常、差動増幅回路では、その入力信号IN1,IN2の電位
と電位差に応じて所望の利得が得られるよう、各MOSト
ランジスタQ1〜Q5の寸法を設定する。
と電位差に応じて所望の利得が得られるよう、各MOSト
ランジスタQ1〜Q5の寸法を設定する。
上述した従来の差動増幅回路は、MOSトランジスタQ3,Q4
のゲートが接地され、差動増幅器の利得は負荷素子のMO
SトランジスタQ3,Q4と駆動素子のMOSトランジスタQ1,Q2
のコンダクタンス比で決定されるので、このコンダクタ
ンス比は製造条件の変動により変わるため、所望のゲイ
ンを得られず、歩留が低下するという欠点があった。
のゲートが接地され、差動増幅器の利得は負荷素子のMO
SトランジスタQ3,Q4と駆動素子のMOSトランジスタQ1,Q2
のコンダクタンス比で決定されるので、このコンダクタ
ンス比は製造条件の変動により変わるため、所望のゲイ
ンを得られず、歩留が低下するという欠点があった。
例えば今、製造条件の変動によりMOSトランジスタQ3,Q4
のコンダクタンスが増大し、MOSトランジスタQ1,Q2,Q5
のコンダクタンスが減少した場合を考えると、MOSトラ
ンジスタQ1,Q2の共通のソース電位VSは、MOSトランジス
タQ1,Q2,Q5のコンダクタンスが減少し、MOSトランジス
タQ3,Q4のコンダクタンスが増大しているから平常時よ
りも高くなっている。
のコンダクタンスが増大し、MOSトランジスタQ1,Q2,Q5
のコンダクタンスが減少した場合を考えると、MOSトラ
ンジスタQ1,Q2の共通のソース電位VSは、MOSトランジス
タQ1,Q2,Q5のコンダクタンスが減少し、MOSトランジス
タQ3,Q4のコンダクタンスが増大しているから平常時よ
りも高くなっている。
この時、入力信号IN1,IN2の電位VIN1,VIN2は製造条件の
変動に影響されないため、MOSトランジスタQ1,Q2のゲー
ト・ソース間電位差 VGS1＝VIN1−VS,VGS2＝VIN2−VSは平常時より小さくな
り、MOSトランジスタQ1,Q2のオン抵抗は高くなって出力
信号OUT1,OUT2の電位VOUT1,VOUT2は上昇し、その差が小
さくなり所望の利得が得られなくなる。
変動に影響されないため、MOSトランジスタQ1,Q2のゲー
ト・ソース間電位差 VGS1＝VIN1−VS,VGS2＝VIN2−VSは平常時より小さくな
り、MOSトランジスタQ1,Q2のオン抵抗は高くなって出力
信号OUT1,OUT2の電位VOUT1,VOUT2は上昇し、その差が小
さくなり所望の利得が得られなくなる。
また、上述した場合と逆に、MOSトランジスタQ3,Q4のコ
ンダクタンスが減少しMOSトランジスタQ1,Q2のコンダク
タンスが増大した場合は、ソース電位VSは平常時より下
がり、MOSトランジスタQ1,Q2のオン抵抗が共に減少し、
出力信号OUT1,OUT2の電位VOUT1,VOUT2はとも下がって同
様に所望の利得が得られなくなる。
ンダクタンスが減少しMOSトランジスタQ1,Q2のコンダク
タンスが増大した場合は、ソース電位VSは平常時より下
がり、MOSトランジスタQ1,Q2のオン抵抗が共に減少し、
出力信号OUT1,OUT2の電位VOUT1,VOUT2はとも下がって同
様に所望の利得が得られなくなる。
本発明の目的は、製造条件が変動しても所望の利得を得
ることができ、歩留りの向上をはかることができる差動
増幅回路を提供することにある。
ることができ、歩留りの向上をはかることができる差動
増幅回路を提供することにある。
本発明の差動増幅回路は、ゲートに第１及び第２の入力
信号をそれぞれ対応して入力しソースを共通接続する駆
動素子の一導電型の第１及び第２のMOSトランジスタ
と、ゲートに制御電圧をそれぞれ入力し前記第１及び第
２のMOSトランジスタの負荷素子となる逆導電型の第３
及び第４のMOSトランジスタと、前記一導電型の第１及
び第２のMOSトランジスタと前記逆導電型の第３及び第
４のMOSトランジスタとのコンダクタンス比を検知しこ
のコンダクタンス比と対応する前記制御電圧を発生する
制御電圧発生部とを有している。
信号をそれぞれ対応して入力しソースを共通接続する駆
動素子の一導電型の第１及び第２のMOSトランジスタ
と、ゲートに制御電圧をそれぞれ入力し前記第１及び第
２のMOSトランジスタの負荷素子となる逆導電型の第３
及び第４のMOSトランジスタと、前記一導電型の第１及
び第２のMOSトランジスタと前記逆導電型の第３及び第
４のMOSトランジスタとのコンダクタンス比を検知しこ
のコンダクタンス比と対応する前記制御電圧を発生する
制御電圧発生部とを有している。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の第１の実施例を示す回路図である。
この実施例は、ゲートに第１及び第２の入力信号IN1,IN
2をそれぞれ対応して入力しソースを共通接続する駆動
素子のＮチャネルの第１及び第２のMOSトランジスタQ1,
Q2と、ゲートに制御電圧VCをそれぞれ入力し第１及び第
２のMOSトランジスタQ1,Q2の負荷素子となるＰチャネル
の第３及び第４のMOSトランジスタQ3,Q4と、ゲートに制
御信号φ１を入力し活性化制御を行うＮチャネルの第５
のMOSトランジスタQ5と、MOSトランジスタQ1〜Q5と同時
に形成されたＰチャネル及びＮチャネルのMOSトランジ
スタQ6,Q7を備え、負荷素子のMOSトランジスタQ3,Q4と
駆動素子のMOSトランジスタQ1,Q2とのコンダクタンス比
を検知してこのコンダクタンス比と対応する制御電圧VC
を発生する制御電圧発生部１とを有する構成となってい
る。
2をそれぞれ対応して入力しソースを共通接続する駆動
素子のＮチャネルの第１及び第２のMOSトランジスタQ1,
Q2と、ゲートに制御電圧VCをそれぞれ入力し第１及び第
２のMOSトランジスタQ1,Q2の負荷素子となるＰチャネル
の第３及び第４のMOSトランジスタQ3,Q4と、ゲートに制
御信号φ１を入力し活性化制御を行うＮチャネルの第５
のMOSトランジスタQ5と、MOSトランジスタQ1〜Q5と同時
に形成されたＰチャネル及びＮチャネルのMOSトランジ
スタQ6,Q7を備え、負荷素子のMOSトランジスタQ3,Q4と
駆動素子のMOSトランジスタQ1,Q2とのコンダクタンス比
を検知してこのコンダクタンス比と対応する制御電圧VC
を発生する制御電圧発生部１とを有する構成となってい
る。
次に、この実施例の動作について説明する。
今、制御信号φ１が高レベルとなり、MOSトランジスタQ
5がオン状態になると共にMOSトランジスタQ7がオン状態
となると、制御電圧発生部１が活性化される。
5がオン状態になると共にMOSトランジスタQ7がオン状態
となると、制御電圧発生部１が活性化される。
制御電圧発生部１は、電源端子（電源電圧VDD）接地端
子間に直列接続されたＰチャネル及びＮチャネルのMOS
トランジスタQ6,Q7を備えており、制御信号φ１により
活性化されると、MOSトランジスタQ6,Q7の直列接続点の
電位、すなわち制御電圧VCがこれらMOSトランジスタQ6,
Q7のコンダクタンス比により設定された値となり、この
制御電圧VCによりMOSトランジスタQ3,Q4をオン状態と
し、この差動増幅回路は入力信号IN1,IN2に対して増幅
動作を行う。
子間に直列接続されたＰチャネル及びＮチャネルのMOS
トランジスタQ6,Q7を備えており、制御信号φ１により
活性化されると、MOSトランジスタQ6,Q7の直列接続点の
電位、すなわち制御電圧VCがこれらMOSトランジスタQ6,
Q7のコンダクタンス比により設定された値となり、この
制御電圧VCによりMOSトランジスタQ3,Q4をオン状態と
し、この差動増幅回路は入力信号IN1,IN2に対して増幅
動作を行う。
このときの利得は、従来例と同様にＰチャネルのMOSト
ランジスタQ3,Q4とＮチャネルのMOSトランジスタQ1,Q2
のコンダクタンス比によって決定される。
ランジスタQ3,Q4とＮチャネルのMOSトランジスタQ1,Q2
のコンダクタンス比によって決定される。
ここで、今、製造条件の変動により、ＰチャネルのMOS
トランジスタQ3,Q4,Q6のコンダクタンスが増大しＮチャ
ネルのMOSトランジスタQ1,Q2,Q7のコンダクタンスが減
少すると、制御電圧VCが上昇しMOSトランジスタQ3,Q4の
ゲート電位が上がることによりMOSトランジスタQ3,Q4の
コンダクタンスが減少し、MOSトランジスタQ3,Q4とMOS
トランジスタQ1,Q2のコンダクタンス比が平常時とほぼ
同じに保たれるため、所望の利得が得られる。
トランジスタQ3,Q4,Q6のコンダクタンスが増大しＮチャ
ネルのMOSトランジスタQ1,Q2,Q7のコンダクタンスが減
少すると、制御電圧VCが上昇しMOSトランジスタQ3,Q4の
ゲート電位が上がることによりMOSトランジスタQ3,Q4の
コンダクタンスが減少し、MOSトランジスタQ3,Q4とMOS
トランジスタQ1,Q2のコンダクタンス比が平常時とほぼ
同じに保たれるため、所望の利得が得られる。
また、逆に製造条件の変動によりＰチャネルのMOSトラ
ンジスタQ3,Q4,Q6のコンダクタンスが減少し、Ｎチャネ
ルのMOSトランジスタQ1,Q2,Q7のコンダクタンスが増大
した場合、制御電圧VCが下降しMOSトランジスタQ3,Q4の
ゲート電位が下がるため、MOSトランジスタQ3,Q4のコン
ダクタンスが増大し、MOSトランジスタQ3,Q4とMOSトラ
ンジスタQ1,Q2のコンダクタンス比は平常時とほぼ同じ
に保たれ、やはり所望の利得を得ることができる。
ンジスタQ3,Q4,Q6のコンダクタンスが減少し、Ｎチャネ
ルのMOSトランジスタQ1,Q2,Q7のコンダクタンスが増大
した場合、制御電圧VCが下降しMOSトランジスタQ3,Q4の
ゲート電位が下がるため、MOSトランジスタQ3,Q4のコン
ダクタンスが増大し、MOSトランジスタQ3,Q4とMOSトラ
ンジスタQ1,Q2のコンダクタンス比は平常時とほぼ同じ
に保たれ、やはり所望の利得を得ることができる。
第２図は製造条件の変動により利得が変動する状況を示
した特性図である。
した特性図である。
このように、従来例では大幅に利得が変動するのに対
し、この実施例においてはわずかな変動となっている。
し、この実施例においてはわずかな変動となっている。
第３図は本発明の第２の実施例を示す回路図である。
この実施例は、制御電圧発生部1AをNORゲートG1及びイ
ンバータI1で構成したものである。
ンバータI1で構成したものである。
NORゲートG1にはＰチャネル及びＮチャネルのMOSトラン
ジスタが含まれているので、これにより制御電圧VCは第
１の実施例と同様に、ＰチャネルのMOSトランジスタの
コンダクタンスが増大しＮチャネルのMOSトランジスタ
のコンダクタンスが減少すると上昇し、その逆なら下降
してMOSトランジスタQ3,Q4とMOSトランジスタQ1,Q2のコ
ンダクタンス比を平常時とほぼ同じに保ち、所望の利得
が得られる。
ジスタが含まれているので、これにより制御電圧VCは第
１の実施例と同様に、ＰチャネルのMOSトランジスタの
コンダクタンスが増大しＮチャネルのMOSトランジスタ
のコンダクタンスが減少すると上昇し、その逆なら下降
してMOSトランジスタQ3,Q4とMOSトランジスタQ1,Q2のコ
ンダクタンス比を平常時とほぼ同じに保ち、所望の利得
が得られる。
この実施例においては、負荷素子のMOSトランジスタQ3,
Q4のゲートがNORゲートG1で制御されているため、制御
信号φ１が低レベルになり差動増幅回路が非活性化され
たとき、制御電圧VCが低レベルとなりMOSトランジスタQ
3,Q4が完全にオン状態となるため、出力信号OUT1,OUT2
が高インピーダンス状態でなくなり、カップリング等に
よる雑音の影響を受けにくいという利点がある。
Q4のゲートがNORゲートG1で制御されているため、制御
信号φ１が低レベルになり差動増幅回路が非活性化され
たとき、制御電圧VCが低レベルとなりMOSトランジスタQ
3,Q4が完全にオン状態となるため、出力信号OUT1,OUT2
が高インピーダンス状態でなくなり、カップリング等に
よる雑音の影響を受けにくいという利点がある。
以上説明したように本発明は、Ｐチャネル及びＮチャネ
ルのMOSトランジスタを含む制御電圧発生部を設け、こ
の制御電圧発生部によりＰチャネルのMOSトランジスタ
とＮチャネルのMOSトランジスタのコンダクタンス比を
検知してこのコンダクタンスに応じた制御電圧を発生
し、この制御電圧を負荷素子のMOSトランジスタのゲー
トに印加する構成をすることにより、製造条件の変動に
よる負荷素子及び駆動素子のMOSトランジスタのコンダ
クタンス比の変動を小さくすることができるので、製造
条件が変動しても所望の利得を得ることができ、歩留り
の向上をはかることができる効果がある。
ルのMOSトランジスタを含む制御電圧発生部を設け、こ
の制御電圧発生部によりＰチャネルのMOSトランジスタ
とＮチャネルのMOSトランジスタのコンダクタンス比を
検知してこのコンダクタンスに応じた制御電圧を発生
し、この制御電圧を負荷素子のMOSトランジスタのゲー
トに印加する構成をすることにより、製造条件の変動に
よる負荷素子及び駆動素子のMOSトランジスタのコンダ
クタンス比の変動を小さくすることができるので、製造
条件が変動しても所望の利得を得ることができ、歩留り
の向上をはかることができる効果がある。
第１図及び第２図はそれぞれ本発明の第１の実施例を示
す回路図及びこの実施例の効果を説明するためのコンダ
クタンス比対利得の特性図、第３図は本発明の第２の実
施例を示す回路図、第４図は従来の差動増幅回路の一例
を示す回路図である。 1,1A……制御電圧発生部、G1……NORゲート、I1……イ
ンバータ、Q1〜Q7……MOSトランジスタ。
す回路図及びこの実施例の効果を説明するためのコンダ
クタンス比対利得の特性図、第３図は本発明の第２の実
施例を示す回路図、第４図は従来の差動増幅回路の一例
を示す回路図である。 1,1A……制御電圧発生部、G1……NORゲート、I1……イ
ンバータ、Q1〜Q7……MOSトランジスタ。
Claims (1)
- 【請求項１】ゲートに第１及び第２の入力信号をそれぞ
れ対応して入力しソースを共通接続する駆動素子の一導
電型の第１及び第２のMOSトランジスタと、ゲートに制
御電圧をそれぞれ入力し前記第１及び第２のMOSトラン
ジスタの負荷素子となる逆導電型の第３及び第４のMOS
トランジスタと、前記一導電型の第１及び第２のMOSト
ランジスタと前記逆導電型の第３及び第４のMOSトラン
ジスタとのコンダクタンス比を検知しこのコンダクタン
ス比と対応する前記制御電圧を発生する制御電圧発生部
とを有することを特徴とする差動増幅回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63324184A JPH0680993B2 (ja) | 1988-12-21 | 1988-12-21 | 差動増幅回路 |
| US07/454,876 US5021745A (en) | 1988-12-21 | 1989-12-21 | Difference amplifier circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63324184A JPH0680993B2 (ja) | 1988-12-21 | 1988-12-21 | 差動増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02168706A JPH02168706A (ja) | 1990-06-28 |
| JPH0680993B2 true JPH0680993B2 (ja) | 1994-10-12 |
Family
ID=18163021
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63324184A Expired - Lifetime JPH0680993B2 (ja) | 1988-12-21 | 1988-12-21 | 差動増幅回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5021745A (ja) |
| JP (1) | JPH0680993B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2586171B2 (ja) * | 1990-03-26 | 1997-02-26 | 日本電気株式会社 | 演算増幅器 |
| US5582368A (en) * | 1995-01-23 | 1996-12-10 | Martin Marietta Corp. | Reaction wheel speed observer system |
| US6426672B1 (en) * | 1997-08-28 | 2002-07-30 | General Electric Company | Means of selecting low noise performance or low power dissipation in the analog front end of a custom integrated circuit |
| US5994955A (en) * | 1998-06-26 | 1999-11-30 | Maxim Integrated Products, Inc. | Driver amplifiers with low noise standby mode characteristics |
| US6326846B1 (en) * | 2000-04-11 | 2001-12-04 | National Semiconductor Corporation | Low voltage fet differential amplifier and method |
| US6396351B1 (en) * | 2001-02-05 | 2002-05-28 | Em (Us) Design, Inc | Preamplifier circuit for a photodetector |
| US7705682B2 (en) * | 2007-09-27 | 2010-04-27 | Nanoamp Mobile, Inc. | Inductor sharing in radio frequency communications |
| US7649416B2 (en) | 2007-09-27 | 2010-01-19 | Nanoamp Mobile, Inc. | Load inductor sharing |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4533877A (en) * | 1983-12-29 | 1985-08-06 | At&T Bell Laboratories | Telecommunication operational amplifier |
-
1988
- 1988-12-21 JP JP63324184A patent/JPH0680993B2/ja not_active Expired - Lifetime
-
1989
- 1989-12-21 US US07/454,876 patent/US5021745A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5021745A (en) | 1991-06-04 |
| JPH02168706A (ja) | 1990-06-28 |
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