JPH0681000B2 - 利得制御回路 - Google Patents

Description

【発明の詳細な説明】 〔概要〕 可変利得増幅回路の帰還ループが複数個のスイッチと抵
抗列から構成され、前記スイッチを制御信号により開閉
する利得制御回路に於いて、スイッチをオンする制御信
号とオフする制御信号に対し時間差を与えて、可変利得
増幅回路の安定度を高める。

〔産業上の利用分野〕

本発明は通信装置等に於いて使用される可変利得増幅回
路の利得制御回路に係り、特に増幅回路の帰還ループに
複数個のスイッチと抵抗列を使用する可変利得増幅回路
の利得制御回路に関するものである。

従来の上記利得制御回路に於いては使用される各スイッ
チが全てオフの状態となる瞬間があり、此の為可変利得
増幅回路が不安定領域に入ることがあると云う欠点があ
り、此の改善が強く求められていた。

〔従来の技術〕

第４図は従来の利得制御回路の一例を示す図である。

図中、１は増幅回路、2a〜2nは夫々抵抗、3a〜3nは夫々
スイッチ、4a〜4nは夫々制御信号である。尚以下全図を
通じ同一記号は同一対象物を表す。

従来の可変利得増幅器の利得制御回路は第４図に示す様
に、制御信号4a〜4nによりスイッチ3a〜3nを開閉して抵
抗2a〜2nを選定し、帰還抵抗を変化させることにより増
幅回路１の利得を制御している。

〔発明が解決しようとする問題点〕

然しながら上記利得制御回路に於いて制御信号4a〜4nに
より増幅回路１の利得を制御する場合、スイッチ3a〜3n
の切替え信号に時間的なずれを起こすことがある。

第５図（ａ）〜（ｃ）は第４図の動作説明図である。

即ち、第５図（ａ）は制御信号4aの波形であり、第５図
（ｂ）は制御信号4bの波形である。図から明らかな様に
両波形の間に時間的なずれがあると、何れのスイッチの
接点も開いているオフの状態が発生し、帰還ループがオ
ープンとなり、増幅回路１の出力は第５図（ｃ）に示す
様に不安定になる。

此の為スイッチ3bが閉じた正規の状態になっても増幅回
路１は此の不安定状態を続け、安定する迄に時間がかか
る。

従って高速且つ正確な利得の切替えが出来ないと云う欠
点があった。

本発明の目的は利得を設定する各スイッチのオンオフの
変化時にオンする場合とオフする場合とで其の動作速度
を変え、増幅回路の帰還ループを常に閉じる様にするこ
とにより高速で安定な利得切替を可能とする利得制御回
路を提供することである。

〔問題点を解決するための手段〕

第１図は本発明の原理図である。

第１図に示す様に制御信号4a〜4nを先づ切替制御回路５
へ入力し、切替制御回路５に於いて制御信号4a〜4nの
内、スイッチをオンする制御信号は直ちにスイッチ3a〜
3nへ入力し、スイッチをオフする制御信号は或る時間遅
延した後スイッチ3a〜3nへ入力することにより達成され
る。

〔作用〕

本発明に依ると各制御信号を切替制御回路に入力し、ス
イッチをオンする制御信号は直ちにスイッチへ入力し、
スイッチをオフする制御信号は或る時間遅延した後スイ
ッチへ入力するので何れのスイッチも開いている状態は
起きなくなるので可変利増幅回路が安定且つ高速で動作
すると云う効果が生まれる。

〔実施例〕

第２図は本発明の一実施例を示す図である。

第３図は本発明の動作説明図である。

図中、30a〜30dは夫々スイッチ回路、31a〜31dは夫々Ｄ
型フリップフロップ、32a〜32dは夫々遅延回路、33a〜3
3dは夫々オア回路である。

本発明に依る一つのスイッチ回路30aはＤ型フリップフ
ロップ31a、遅延回路32a、及びオア回路33aから構成さ
れ、制御信号4a〜4dはクロックCLKにより同期している
ものとする。

前記切替制御回路５は４組のスイッチ回路30a、ｂ、ｃ
及びｄから構成される。

尚第２図に示す例は説明を簡単化する為スイッチ、抵抗
列が４組（ａ、ｂ、ｃ及びｄ）の場合に就いて述べるが
必ずしも４本にこだわる必要はない。

今スイッチ制御はスイッチ回路30aがオン→オフ、スイ
ッチ回路30bがオフ→オンする場合に就いて説明する。

第３図（ａ）は制御信号4aの波形、第３図（ｂ）は制御
信号4bの波形を夫々示し、共に第３図（ｃ）に示すクロ
ックCLKに同期している。

然し制御信号4aと制御信号4bがΔｔだけずれているとす
る。

此の様な時間関係にある制御信号4aがスイッチ回路30a
に入力し、制御信号4bがスイッチ回路30bに入力する。

第３図（ａ）に示す制御信号4a（オン→オフ）がスイッ
チ回路30aに入ると、第３図（ｃ）に示すクロックCLKと
同期してＤ型フリップフロップ31aはオフとなるが、遅
延回路32aはオンの状態を継続するのでオア回路33aの出
力は第３図（ｄ）に示す様にオンの状態を継続し、遅延
回路32aの遅延時間が経過するとオフとなる。

第３図（ｂ）に示す制御信号4b（オフ→オン）がスイッ
チ回路30bに入ると、第３図（ｃ）に示すクロックCLKと
同期してＤ型フリップフロップ31bはオンとなり、第３
図（ｅ）に示す様に直ちにオンとなる。

従って第３図（ｆ）に示す様な安定した増幅回路の出力
波形を得ることが出来る。即ち、両スイッチ共オンとな
ることはあるが、両スイッチ共オフとなる状態の発生を
避けることが出来る。

此の事は一度制御信号をクラッチしなおす為、ROMの出
力のようにヒゲの生ずるものや、非同期の出力であって
もクロックCLKを適当に設定することにより両スイッチ
共オフとなる状態を避ける得る。尚第３図（ｄ）に示す
ΔΦは遅延回路32a〜ｎの遅延時間により決まる。

〔発明の効果〕

以上詳細に説明した様に本発明によれば、増幅回路の帰
還ループを常に閉じておくことが出来るので安定且つ高
速な利得の制御が可能となると云う大きい効果がある。

【図面の簡単な説明】

第１図は本発明の原理図である。 第２図は本発明の一実施例を示す図である。 第３図は本発明に依る利得制御回路の動作説明図であ
る。 第４図は従来の利得制御回路の一例を示す図である。 第５図（ａ）〜（ｃ）は第４図の動作説明図である。 図中、１は増幅回路、2a〜2nは夫々抵抗、3a〜3nは夫々
スイッチ、4a〜4nは夫々制御信号、５は本発明に依る切
替制御回路、30a〜30dは夫々スイッチ回路、31a〜31dは
夫々Ｄ型フリップフロップ、32a〜32dは夫々遅延回路、
33a〜33dは夫々オア回路である。

Claims (1)

【特許請求の範囲】
1. 【請求項１】可変利得増幅回路の帰還ループが複数個の
   スイッチと抵抗列から構成され、前記スイッチを制御信
   号により開閉する利得制御回路に於いて、 切替制御回路（５）を設け、 前記切替制御回路（５）により前記スイッチをオンにす
   る制御信号は直ちに前記スイッチへ出力し、前記スイッ
   チをオフにする前記制御信号は或る時間遅延した後前記
   スイッチへ出力することを特徴とする利得制御回路。