JPH0681034B2 - 論理ｌｓｉ - Google Patents
論理ｌｓｉInfo
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- JPH0681034B2 JPH0681034B2 JP59054203A JP5420384A JPH0681034B2 JP H0681034 B2 JPH0681034 B2 JP H0681034B2 JP 59054203 A JP59054203 A JP 59054203A JP 5420384 A JP5420384 A JP 5420384A JP H0681034 B2 JPH0681034 B2 JP H0681034B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- power supply
- ntl
- logic
- layer
- Prior art date
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- Expired - Lifetime
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
- H03K19/086—Emitter coupled logic
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- Logic Circuits (AREA)
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【発明の詳細な説明】 ［技術分野］ この発明は、信号形成技術さらにはマスタスライス法に
より形成されるゲートアレイのようなLSI（大規模集積
回路）における信号形成回路に適用して特に有効な技術
に関し、例えばノン・スレッショールド・ロジック回路
を基本回路とする論理LSIにおけるクロック形成回路に
利用して有効な技術に関する。
より形成されるゲートアレイのようなLSI（大規模集積
回路）における信号形成回路に適用して特に有効な技術
に関し、例えばノン・スレッショールド・ロジック回路
を基本回路とする論理LSIにおけるクロック形成回路に
利用して有効な技術に関する。
［背景技術］ 従来、例えばマスタスライス法により形成される論理LS
I（以下マスタスライスLSIと称する）を構成する基本回
路として、ECL（エミッタ・カップルド・ロジック）回
路や、第１図に示すようなノン・スレッショールド・ロ
ジック回路（以下NTL回路と称する）が提案されてい
る。
I（以下マスタスライスLSIと称する）を構成する基本回
路として、ECL（エミッタ・カップルド・ロジック）回
路や、第１図に示すようなノン・スレッショールド・ロ
ジック回路（以下NTL回路と称する）が提案されてい
る。
第１図において、Q1は入力トランジスタで、この入力ト
ランジスタQ1のコレクタは抵抗R1を介して電源電圧VCC
（グランドレベル）に、また、入力トランジスタQ1のエ
ミッタは抵抗R2を介して例えば−2Vのような電源電圧V
EEiに接続される。そして、入力トランジスタQ1のベー
スに入力電圧Vinが供給されるようにされている。Q
2は、上記入力トランジスタQ1のコレクタと抵抗R1との
接続ノードn1の電位をベースに受けて動作される出力ト
ランジスタである。この出力トランジスタQ2とこれのエ
ミッタ側に接続された抵抗R3とによってエミッタフォロ
ワが構成されている。
ランジスタQ1のコレクタは抵抗R1を介して電源電圧VCC
（グランドレベル）に、また、入力トランジスタQ1のエ
ミッタは抵抗R2を介して例えば−2Vのような電源電圧V
EEiに接続される。そして、入力トランジスタQ1のベー
スに入力電圧Vinが供給されるようにされている。Q
2は、上記入力トランジスタQ1のコレクタと抵抗R1との
接続ノードn1の電位をベースに受けて動作される出力ト
ランジスタである。この出力トランジスタQ2とこれのエ
ミッタ側に接続された抵抗R3とによってエミッタフォロ
ワが構成されている。
上記NTL回路は、入力電圧Vinが、例えば−1.4Vから−0.
8Vに向って変化されると、トランジスタQ1に流されるコ
レクタ電流が増加して、ノードn1の電位が抵抗R1の電圧
ドロップにより低下される。そのため、出力トランジス
タQ2が、そのコレクタ電流が減少されるように動作さ
れ、出力電圧Voutが、−0.8Vから−1.4Vに向かって変化
される。このとき、出力電圧Voutは入力電圧Vinの変化
に応答して素早く変化させられる。つまり、NTL回路
は、しきい値電圧を有しないようにされており、これに
よって動作速度がECL回路よりも速くなるようにされて
いる。
8Vに向って変化されると、トランジスタQ1に流されるコ
レクタ電流が増加して、ノードn1の電位が抵抗R1の電圧
ドロップにより低下される。そのため、出力トランジス
タQ2が、そのコレクタ電流が減少されるように動作さ
れ、出力電圧Voutが、−0.8Vから−1.4Vに向かって変化
される。このとき、出力電圧Voutは入力電圧Vinの変化
に応答して素早く変化させられる。つまり、NTL回路
は、しきい値電圧を有しないようにされており、これに
よって動作速度がECL回路よりも速くなるようにされて
いる。
なお、図面には入力トランジスタQ1が一つのみ示されて
いるが、マスタスライスLSIでは、一般に上記抵抗R1とR
2との間にトランジスタQ1と並列に、複数個の入力トラ
ンジスタが用意されていて、多入力NORゲートに構成さ
れる。また、エミッタフォロワのトランジスタ、抵抗を
複数個用意することによって、多出力ゲートに構成され
る。
いるが、マスタスライスLSIでは、一般に上記抵抗R1とR
2との間にトランジスタQ1と並列に、複数個の入力トラ
ンジスタが用意されていて、多入力NORゲートに構成さ
れる。また、エミッタフォロワのトランジスタ、抵抗を
複数個用意することによって、多出力ゲートに構成され
る。
しかしながら、ECL回路（もしくはCML回路）は、周知の
ように出力信号として、オア（OR）出力の他にノア（NO
R）出力が得られるのに対し、第１図に示すNTL回路で
は、ノア出力しか取り出せない。そのため、NTL回路を
基本回路とするマスタスライスLSI内において、互いに
逆相関係にある相補的な信号、例えばクロックCK,▲
▼を必要とするような場合には、第２図に示すよう
に、２つのNTL回路G1,G2を使って、一方のNTL回路G1か
ら出力されるクロック▲▼を他方のNTL回路G2で反
転させることによって、相補的な信号▲▼とCKを発
生させざるを得なかった。
ように出力信号として、オア（OR）出力の他にノア（NO
R）出力が得られるのに対し、第１図に示すNTL回路で
は、ノア出力しか取り出せない。そのため、NTL回路を
基本回路とするマスタスライスLSI内において、互いに
逆相関係にある相補的な信号、例えばクロックCK,▲
▼を必要とするような場合には、第２図に示すよう
に、２つのNTL回路G1,G2を使って、一方のNTL回路G1か
ら出力されるクロック▲▼を他方のNTL回路G2で反
転させることによって、相補的な信号▲▼とCKを発
生させざるを得なかった。
しかし、上記のようにNTL回路G1,G2を２段接続して相補
的な信号▲▼,CKを形成すると、後段のNTL回路G2に
おけるゲート遅延によって、信号CKの立下がりと立上が
りの信号▲▼よりもゲート遅延時間分だけ遅れて、
２つの信号間のスキューが大きくなってしまう。その結
果、信号のサイクルをあまり小さくすることができない
ので、この信号（クロック）によって動作される論理回
路の動作速度も速くすることができず、マスタスライス
によって構成される論理LSIの高速化の妨げとなってい
た。
的な信号▲▼,CKを形成すると、後段のNTL回路G2に
おけるゲート遅延によって、信号CKの立下がりと立上が
りの信号▲▼よりもゲート遅延時間分だけ遅れて、
２つの信号間のスキューが大きくなってしまう。その結
果、信号のサイクルをあまり小さくすることができない
ので、この信号（クロック）によって動作される論理回
路の動作速度も速くすることができず、マスタスライス
によって構成される論理LSIの高速化の妨げとなってい
た。
［発明の目的］ この発明の目的は、NTL回路を基本回路とするマスタス
ライスLSIにおいて、相補的な信号を形成する場合に、
信号のスキューを小さくさせ、これによって高速動作可
能な論理LSIを提供できるようにすることにある。
ライスLSIにおいて、相補的な信号を形成する場合に、
信号のスキューを小さくさせ、これによって高速動作可
能な論理LSIを提供できるようにすることにある。
この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述およ添附図面から明らかにな
るであろう。
ついては、本明細書の記述およ添附図面から明らかにな
るであろう。
［発明の概要］ 本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。
を説明すれば、下記のとおりである。
すなわち、NTL回路を基本回路とするマスタスライスLSI
において、隣接して設けられた複数個のNTL回路を構成
するための素子を使って一つのECL回路を構成し、このE
CL回路に基準の信号を入れてオア出力側のエミッタフォ
ロワとノア出力側のエミッタフォロワとから、それぞれ
互いに逆相関係の相補的信号を取り出すようにすること
によって、相補的な２つの信号のスキューを少なくし、
これによって、例えば内部ロジック回路を動作させるク
ロックを形成した場合に、スキューの少ない分だけクロ
ックサイクルを短くしてLSIを高速動作させることがで
きるようにするという上記目的を達成するものである。
において、隣接して設けられた複数個のNTL回路を構成
するための素子を使って一つのECL回路を構成し、このE
CL回路に基準の信号を入れてオア出力側のエミッタフォ
ロワとノア出力側のエミッタフォロワとから、それぞれ
互いに逆相関係の相補的信号を取り出すようにすること
によって、相補的な２つの信号のスキューを少なくし、
これによって、例えば内部ロジック回路を動作させるク
ロックを形成した場合に、スキューの少ない分だけクロ
ックサイクルを短くしてLSIを高速動作させることがで
きるようにするという上記目的を達成するものである。
［実施例］ この実施例では、第１図に示すような入力トランジスタ
Q1と並列に３個の入力トランジスタが接続されてなる３
入力ノアゲート回路を構成可能なNTL回路が内部ロジッ
ク回路の基本回路として使用され、これによってマスタ
スライスLSIが構成されるようになっている。すなわ
ち、単結晶シリコンのような半導体チップ上には、第１
図のようなNTL回路を構成するトランジスタQ1,Q2および
抵抗R1〜R3となるべき素子が、一つの矩形状の単位セル
領域内に形成されている。そして、この単位セル領域CC
が、第３図に示すように４個対称的に配設されてブロッ
クＢが構成され、このブロックＢがマトリックス状に配
設されることにより、内部ロジック回路部が構成される
ようになっている。
Q1と並列に３個の入力トランジスタが接続されてなる３
入力ノアゲート回路を構成可能なNTL回路が内部ロジッ
ク回路の基本回路として使用され、これによってマスタ
スライスLSIが構成されるようになっている。すなわ
ち、単結晶シリコンのような半導体チップ上には、第１
図のようなNTL回路を構成するトランジスタQ1,Q2および
抵抗R1〜R3となるべき素子が、一つの矩形状の単位セル
領域内に形成されている。そして、この単位セル領域CC
が、第３図に示すように４個対称的に配設されてブロッ
クＢが構成され、このブロックＢがマトリックス状に配
設されることにより、内部ロジック回路部が構成される
ようになっている。
上記ブロックＢは、４個のNTL基本回路セルにより構成
されているため、それらの内部のトランジスタ素子と抵
抗素子を使って、マスタスライスによる配線形成時に適
当な素子間を接続してやることにより、例えば第４図に
示すようなECL回路を容易に構成することができる。
されているため、それらの内部のトランジスタ素子と抵
抗素子を使って、マスタスライスによる配線形成時に適
当な素子間を接続してやることにより、例えば第４図に
示すようなECL回路を容易に構成することができる。
この実施例では、このようにして４個のNTL基本回路を
使って第４図に示すようなECL回路を構成し、その入力
トランジスタQ11〜Q13に例えば基準クロックCK0を入れ
てやり、オア側のエミッタフォロワEF1からクロックCK
を取り出すとともに、ノア側のエミッタフォロワEF2か
らクロック▲▼を取り出して、内部ロジック回路部
内に構成されたフリップフロップのような回路に供給す
るようになっている。しかして、ECL回路では、オア側
とノア側とで素子の接続構成が、対称的であるため、ゲ
ート遅延時間も同じになる。
使って第４図に示すようなECL回路を構成し、その入力
トランジスタQ11〜Q13に例えば基準クロックCK0を入れ
てやり、オア側のエミッタフォロワEF1からクロックCK
を取り出すとともに、ノア側のエミッタフォロワEF2か
らクロック▲▼を取り出して、内部ロジック回路部
内に構成されたフリップフロップのような回路に供給す
るようになっている。しかして、ECL回路では、オア側
とノア側とで素子の接続構成が、対称的であるため、ゲ
ート遅延時間も同じになる。
従って、このようにECL回路を用いて、互いに逆相関の
２つの相補的信号（クロック）CK,▲▼を形成すれ
ば、第２図に示したように、NTLゲート回路G1,G2を２段
接続してクロックCKと▲▼を形成する場合に比べ
て、信号のスキューが少なくなり、その分クロックサイ
クルを短くしてやることができる。
２つの相補的信号（クロック）CK,▲▼を形成すれ
ば、第２図に示したように、NTLゲート回路G1,G2を２段
接続してクロックCKと▲▼を形成する場合に比べ
て、信号のスキューが少なくなり、その分クロックサイ
クルを短くしてやることができる。
しかも、上記のようなクロックCK,▲▼を形成するE
CL回路は、マスタスライスLSIの内部ロジック回路部内
の任意の箇所に適当な数だけ構成してやることができ
る。
CL回路は、マスタスライスLSIの内部ロジック回路部内
の任意の箇所に適当な数だけ構成してやることができ
る。
また、上記の場合、クロック形成回路は複数個のフリッ
プフロップやゲート回路に対して共通に設けられる。そ
のため、エミッタフォロワEF1やEF2に流される電流の大
きさが異なってくる。そこで、負荷電流の大きさに応じ
て、各基本回路セルCC内の出力トランジスタとなる素子
や抵抗素子を適当な数だけ組み合せて、第４図に示され
ているエミッタフォロワEF1とEF2の出力トランジスタQ
21,Q22と抵抗R31,R32を形成して、電流密度が一定にな
るようにする。
プフロップやゲート回路に対して共通に設けられる。そ
のため、エミッタフォロワEF1やEF2に流される電流の大
きさが異なってくる。そこで、負荷電流の大きさに応じ
て、各基本回路セルCC内の出力トランジスタとなる素子
や抵抗素子を適当な数だけ組み合せて、第４図に示され
ているエミッタフォロワEF1とEF2の出力トランジスタQ
21,Q22と抵抗R31,R32を形成して、電流密度が一定にな
るようにする。
上記の場合、各NTL基本回路セルCC内に、予めファンア
ウト数、すなわち負荷電流の大きさによってエミッタフ
ォロワ出力トランジスタQ2や抵抗R3の大きさを変えるこ
とができるように、これらのトランジスタや抵抗を構成
するための素子を複数個設けておくことが考えられる。
従って、このように各基本回路セル内に予め複数個用意
されたトランジスタや抵抗を利用して、上記のごとくEC
L回路からなるクロック形成回路を構成するトランジス
タQ21,Q22や抵抗R31,R32の大きさを変えてやるようにす
れば、電流密度等の制御性の良い設計が行なえる。
ウト数、すなわち負荷電流の大きさによってエミッタフ
ォロワ出力トランジスタQ2や抵抗R3の大きさを変えるこ
とができるように、これらのトランジスタや抵抗を構成
するための素子を複数個設けておくことが考えられる。
従って、このように各基本回路セル内に予め複数個用意
されたトランジスタや抵抗を利用して、上記のごとくEC
L回路からなるクロック形成回路を構成するトランジス
タQ21,Q22や抵抗R31,R32の大きさを変えてやるようにす
れば、電流密度等の制御性の良い設計が行なえる。
なお、第４図に示されているトランジスタQ3やQ4にベー
ス電位を与えるための抵抗分割回路に設けられているダ
イオードD1は、いずれかの基本回路セル内のバイポーラ
トランジス（例えばQ1）を使って、そのベース・コレク
タ間を短絡し、ベース・エミッタ間のPN接合を利用する
ことで構成することができるので、特別にダイオード素
子を予め各基本回路セル内に設けておく必要がないこと
はいうまでもない。
ス電位を与えるための抵抗分割回路に設けられているダ
イオードD1は、いずれかの基本回路セル内のバイポーラ
トランジス（例えばQ1）を使って、そのベース・コレク
タ間を短絡し、ベース・エミッタ間のPN接合を利用する
ことで構成することができるので、特別にダイオード素
子を予め各基本回路セル内に設けておく必要がないこと
はいうまでもない。
ところで、上記のようにして、NTL基本回路セルを使っ
て、第４図のようなECL回路を構成する場合、その電源
電圧VEEの引込みが問題となる。つまり、第１図のよう
なNTL回路では、−2Vのような比較的低い電源電圧VEEi
があればよいので、NTL回路のみで内部ロジック回路を
構成する場合には、電源電圧VCCを供給する電源ライン
とともに、電源電圧VEEiを供給する電源ラインを設けて
やればよかった。これに対し、上記実施例のクロック形
成回路（第４図）では、VEEiよりも低い−3Vのような電
圧VEEを供給する必要がある。しかも、前述したごとく
クロック形成回路を内部ロジック回路部内の任意の箇所
に構成できるようにするには、予め電源電圧VEEを供給
するVEEラインも、VCCラインと同様に内部ロジック回路
部内に適当な間隔で、しかも他の電源ライン等と短絡さ
れないように配設してやる必要がある。
て、第４図のようなECL回路を構成する場合、その電源
電圧VEEの引込みが問題となる。つまり、第１図のよう
なNTL回路では、−2Vのような比較的低い電源電圧VEEi
があればよいので、NTL回路のみで内部ロジック回路を
構成する場合には、電源電圧VCCを供給する電源ライン
とともに、電源電圧VEEiを供給する電源ラインを設けて
やればよかった。これに対し、上記実施例のクロック形
成回路（第４図）では、VEEiよりも低い−3Vのような電
圧VEEを供給する必要がある。しかも、前述したごとく
クロック形成回路を内部ロジック回路部内の任意の箇所
に構成できるようにするには、予め電源電圧VEEを供給
するVEEラインも、VCCラインと同様に内部ロジック回路
部内に適当な間隔で、しかも他の電源ライン等と短絡さ
れないように配設してやる必要がある。
第５図には、そのような電源ラインのレイアウト方式の
一実施例が示されている。
一実施例が示されている。
なお、この実施例では、内部ロジック回路部内でのロジ
ック動作に伴なう局所的な電流の増大、減少を、内部ロ
ジック回路部全体で相互に補ってなることにより、内部
ロジック回路部の電源電圧の変動を抑えるような工夫も
なされている。すなわち、論理LSIの内部ロジック回路
部では、回路のロジック動作に伴なって局所的に大きな
電流が流され、その回路が接続されているVCCラインやV
EEiラインにノイズが発生することがある。しかして、
内部ロジック回路部内において、局所的な電流の増大減
少があったとしても、全体としての平均的な電流はほぼ
一定であることが多い。
ック動作に伴なう局所的な電流の増大、減少を、内部ロ
ジック回路部全体で相互に補ってなることにより、内部
ロジック回路部の電源電圧の変動を抑えるような工夫も
なされている。すなわち、論理LSIの内部ロジック回路
部では、回路のロジック動作に伴なって局所的に大きな
電流が流され、その回路が接続されているVCCラインやV
EEiラインにノイズが発生することがある。しかして、
内部ロジック回路部内において、局所的な電流の増大減
少があったとしても、全体としての平均的な電流はほぼ
一定であることが多い。
そこで、この実施例では、第５図に示すように内部ロジ
ック回路部ILC内にVCCラインLCとVEEiラインLiを格子状
に配設することによって、局所的な電流の増大、減少を
全体で相互に補うことができるようにされている。
ック回路部ILC内にVCCラインLCとVEEiラインLiを格子状
に配設することによって、局所的な電流の増大、減少を
全体で相互に補うことができるようにされている。
内部ロジック回路部ILC内には、前述したように、４個
のNTL基本回路セルCCが互いに隣接して配設されてなる
第３図のようなブロックＢが、マトリックス状に配設さ
れている。VGR1〜VGRnおよびVGL1〜VGLnは、外部から供
給される電源電圧VEEに基づいてNTL回路に必要な電圧V
EEiを発生する電源回路である。この電源回路VGR1〜VGR
nおよびVGL1〜VGLnは、内部ロジック回路部ICLの両側
に、各ブロック列B11,B12,‥‥B1m;B21,B22,‥‥B2m;〜
Bn1,Bn2,‥‥Bnmに対応してそれぞれ設けられている。
のNTL基本回路セルCCが互いに隣接して配設されてなる
第３図のようなブロックＢが、マトリックス状に配設さ
れている。VGR1〜VGRnおよびVGL1〜VGLnは、外部から供
給される電源電圧VEEに基づいてNTL回路に必要な電圧V
EEiを発生する電源回路である。この電源回路VGR1〜VGR
nおよびVGL1〜VGLnは、内部ロジック回路部ICLの両側
に、各ブロック列B11,B12,‥‥B1m;B21,B22,‥‥B2m;〜
Bn1,Bn2,‥‥Bnmに対応してそれぞれ設けられている。
また、上記各ブロック列に対応して、電源電圧VCCを供
給する電源ラインLc1〜Lcnと電源電圧VEEiを供給する電
源ラインLi1〜Linが横方向に配設されている。また、上
記各電源ラインLc1〜Lcn間を接続するラインlc1〜lckお
よび電源ラインLi1〜Lin間を接続するラインli1〜lik
が、それぞれ縦方向に交互に配設され、各々対応するラ
インとの交叉点で横方向の電源ラインLc,Liに短絡され
ている。これによって、内部ロジック回路部ILC内に格
子状に配設された電源ライン網が形成される。この場
合、電源ラインLc1〜Lcnとli1〜likとの短絡および電源
ラインLi1〜Linとlc1〜lckとの短絡を防止するため、特
に制限されないが、アルミの三層配線技術が適用され、
電源ラインLc1〜LcnとLi1〜Linは三層目のアルミニウム
層によって形成され、ラインlc1〜lckとli1〜likは二層
目のアルミニウム層によって形成され、各々の交叉点で
はスルーホールを介して接続がなされている。
給する電源ラインLc1〜Lcnと電源電圧VEEiを供給する電
源ラインLi1〜Linが横方向に配設されている。また、上
記各電源ラインLc1〜Lcn間を接続するラインlc1〜lckお
よび電源ラインLi1〜Lin間を接続するラインli1〜lik
が、それぞれ縦方向に交互に配設され、各々対応するラ
インとの交叉点で横方向の電源ラインLc,Liに短絡され
ている。これによって、内部ロジック回路部ILC内に格
子状に配設された電源ライン網が形成される。この場
合、電源ラインLc1〜Lcnとli1〜likとの短絡および電源
ラインLi1〜Linとlc1〜lckとの短絡を防止するため、特
に制限されないが、アルミの三層配線技術が適用され、
電源ラインLc1〜LcnとLi1〜Linは三層目のアルミニウム
層によって形成され、ラインlc1〜lckとli1〜likは二層
目のアルミニウム層によって形成され、各々の交叉点で
はスルーホールを介して接続がなされている。
そして、上記電源ラインLc1〜Lcnの一部（図面ではL
c2）を置き換えた形で、電源電圧VEEを供給する電源ラ
インLEEが、三層目のアルミによって適当な電源回路内
から引き出されて横方向に形成されている。この電源ラ
インLEEが各ブロック列に対し適当な間隔で複数本形成
されることにより、内部ロジック回路部ILC内の所望の
箇所に、第４図に示されているようなクロック形成回路
を構成できるようにされている。
c2）を置き換えた形で、電源電圧VEEを供給する電源ラ
インLEEが、三層目のアルミによって適当な電源回路内
から引き出されて横方向に形成されている。この電源ラ
インLEEが各ブロック列に対し適当な間隔で複数本形成
されることにより、内部ロジック回路部ILC内の所望の
箇所に、第４図に示されているようなクロック形成回路
を構成できるようにされている。
ただしこの場合、電源ラインLEEは、−3Vのような電源
電圧VEEを供給するものであるので、−2Vのような電源
電圧VEEiや0Vのような電源電圧VCCとは分離する必要が
あり、二層目のアルミからなる上記電源ラインlc1〜lck
やli1〜likとは接続されないようになっている。また、
横方向に形成された電源電圧VEEを供給する電源ラインL
EEから、クロック形成回路を構成する素子への電源電圧
の引き込みは、電源ラインLc1〜LcnやLi1〜linから各NT
L回路内へ電源電圧の引き込みと同じように、二層目の
アルミと一層目のアルミを使って行なわれる。
電圧VEEを供給するものであるので、−2Vのような電源
電圧VEEiや0Vのような電源電圧VCCとは分離する必要が
あり、二層目のアルミからなる上記電源ラインlc1〜lck
やli1〜likとは接続されないようになっている。また、
横方向に形成された電源電圧VEEを供給する電源ラインL
EEから、クロック形成回路を構成する素子への電源電圧
の引き込みは、電源ラインLc1〜LcnやLi1〜linから各NT
L回路内へ電源電圧の引き込みと同じように、二層目の
アルミと一層目のアルミを使って行なわれる。
一方、各NTL回路内の素子間およびNTL回路間を接続する
信号線は、主として一層目のアルミと二層目のアルミに
よって行なわれる。なお、上記横方向の電源ラインLc,L
iおよびLEEや縦方向の電源ラインlc,liは、三層目と二
層目のアルミによってそれぞれ形成されているため、上
記NTL基本回路セルからなるブロックＢの上方に配設さ
せることができる。これに対し、一層目のアルミからな
る信号線は、素子領域に直接接触させるおそれがあるの
で、NTL基本回路セルの上に自由に配設することはでき
ない。そこで、各セル間を接続する信号線の配設領域を
確保するため、上記実施例では、各ブロック列B11‥‥B
1m:B21‥‥B2m;〜Bn1‥‥Bnm間に、適当な幅を有する配
線領域が設けられている。
信号線は、主として一層目のアルミと二層目のアルミに
よって行なわれる。なお、上記横方向の電源ラインLc,L
iおよびLEEや縦方向の電源ラインlc,liは、三層目と二
層目のアルミによってそれぞれ形成されているため、上
記NTL基本回路セルからなるブロックＢの上方に配設さ
せることができる。これに対し、一層目のアルミからな
る信号線は、素子領域に直接接触させるおそれがあるの
で、NTL基本回路セルの上に自由に配設することはでき
ない。そこで、各セル間を接続する信号線の配設領域を
確保するため、上記実施例では、各ブロック列B11‥‥B
1m:B21‥‥B2m;〜Bn1‥‥Bnm間に、適当な幅を有する配
線領域が設けられている。
［効果］ NTL回路を基本回路とするマスタスライスLSIにおいて、
隣接して設けられた複数個のNTL基本回路セル内の素子
を使って一つのECL回路を構成し、このECL回路に基準の
信号を入れてオア出力側のエミッタフォロワとノア出力
側のエミッタフォロワとから、それぞれ互いに逆相関係
の相補的信号を取り出すように構成してなるので、相補
的な２つの信号のスキューが少なくなるという作用によ
り、内部ロジック回路を動作させるクロックを形成した
場合に、スキューの少ない分だけクロックサイクルを短
くしてLSIを高速動作させることができようになるとい
う効果がある。
隣接して設けられた複数個のNTL基本回路セル内の素子
を使って一つのECL回路を構成し、このECL回路に基準の
信号を入れてオア出力側のエミッタフォロワとノア出力
側のエミッタフォロワとから、それぞれ互いに逆相関係
の相補的信号を取り出すように構成してなるので、相補
的な２つの信号のスキューが少なくなるという作用によ
り、内部ロジック回路を動作させるクロックを形成した
場合に、スキューの少ない分だけクロックサイクルを短
くしてLSIを高速動作させることができようになるとい
う効果がある。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えばクロックを形成す
るECL回路の構成は第４図のものに限らず、種々の変形
例が考えられる。
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えばクロックを形成す
るECL回路の構成は第４図のものに限らず、種々の変形
例が考えられる。
第４図のQ3ベース、Q4ベースに与える電圧も各ECL回路
内で抵抗、ダイオードにより発生させるのではなく、LS
I周辺に一個または複数個の電源回路を構成し、内部ロ
ジック回路部ILC内に電源配線を設けて各ECL回路のQ3ベ
ース、Q4ベースに供給することも考えられる。
内で抵抗、ダイオードにより発生させるのではなく、LS
I周辺に一個または複数個の電源回路を構成し、内部ロ
ジック回路部ILC内に電源配線を設けて各ECL回路のQ3ベ
ース、Q4ベースに供給することも考えられる。
各種電源電圧も電源回路を用いず、外部から直接与える
ことも考えられる。
ことも考えられる。
第１図は、マスタスライスLSIのロジック部の基本回路
となるNTL回路の一例を示す回路図、 第２図は、NTL回路を使ったクロック形成回路の構成例
を示す構成図、 第３図は、本発明を適用したマスタスライスLSIのロジ
ック部の基本構成の一例を示す説明図、 第４図は、ECL回路を用いたクロック形成回路の構成例
を示す回路図、 第５図は、内部ロジック回路部の電源ラインのレイアウ
ト方式の一例を示す平面説明図である。 Q1,Q11〜Q13……入力トランジスタ、Q2,Q21,Q22……エ
ミッタフォロワ出力トランジスタ、EF1,EF2……エミッ
タフォロワ、CC……NTL基本回路セル、Ｂ……ブロッ
ク、VGR1〜VGRn,VGL1〜VGLn……電源回路、Lc1〜Lcn…
…電源ライン（VCCライン）、Li1〜Lin……電源ライン
（VEEiライン）、LEE……電源ライン（VEEライン）。
となるNTL回路の一例を示す回路図、 第２図は、NTL回路を使ったクロック形成回路の構成例
を示す構成図、 第３図は、本発明を適用したマスタスライスLSIのロジ
ック部の基本構成の一例を示す説明図、 第４図は、ECL回路を用いたクロック形成回路の構成例
を示す回路図、 第５図は、内部ロジック回路部の電源ラインのレイアウ
ト方式の一例を示す平面説明図である。 Q1,Q11〜Q13……入力トランジスタ、Q2,Q21,Q22……エ
ミッタフォロワ出力トランジスタ、EF1,EF2……エミッ
タフォロワ、CC……NTL基本回路セル、Ｂ……ブロッ
ク、VGR1〜VGRn,VGL1〜VGLn……電源回路、Lc1〜Lcn…
…電源ライン（VCCライン）、Li1〜Lin……電源ライン
（VEEiライン）、LEE……電源ライン（VEEライン）。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 19/00 Ａ 8941−5Ｊ 19/173 9383−5Ｊ
Claims (1)
- 【請求項１】ノン・スレッショールド・ロジック回路を
構成するに必要な素子が作り込まれてなるNTL基本セル
と、それぞれ外部電源端子からの電源電圧に応じて上記
NTL基本セル用電源電圧を形成する複数の電源電圧回路
とを備え、マスタスライス法により結線して所望の論理
機能を実現する論理LSIであって、 横方向に対応する電源回路における同じ機能の出力端子
が、横方向に延長される第３層目アルミニュウム配線に
より接続されてなるとともに、かかる第３層目アルミニ
ュウム配線がスルーホールを介して縦方向の第２層目ア
ルミニュウム層に接続されることよって網目状電源配線
が構成されてなり、 上記NTL基本セルを用いてNTL回路により構成される内部
ロジック部に対する電源供給及び信号供給とが第１層目
と第２層目のアルミニュウム配線層により行われ、 隣接した複数個のNTL基本セルを用いて構成されたエミ
ッタ・カップルド・ロジック回路によって上記内部ロジ
ック部で使用される互いに逆相関係の相補信号が発生さ
れてなるとともに、かかるエミッタ・カップルド・ロジ
ック用の電源供給線が、NTL回路用の前記第３、第１、
第２層目のアルミニュウム配線層からなる電源供給線と
は分離してなる第３層目のアルミニュウム配線層から構
成されていることを特徴とする論理LSI。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59054203A JPH0681034B2 (ja) | 1984-03-23 | 1984-03-23 | 論理ｌｓｉ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59054203A JPH0681034B2 (ja) | 1984-03-23 | 1984-03-23 | 論理ｌｓｉ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60198921A JPS60198921A (ja) | 1985-10-08 |
| JPH0681034B2 true JPH0681034B2 (ja) | 1994-10-12 |
Family
ID=12963988
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59054203A Expired - Lifetime JPH0681034B2 (ja) | 1984-03-23 | 1984-03-23 | 論理ｌｓｉ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0681034B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4321482C1 (de) * | 1993-06-28 | 1994-12-08 | Siemens Ag | Digitale Schaltstufe mit Stromschalter |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5328603B2 (ja) * | 1972-06-08 | 1978-08-16 |
-
1984
- 1984-03-23 JP JP59054203A patent/JPH0681034B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60198921A (ja) | 1985-10-08 |
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