JPH0681040B2 - 論理演算回路 - Google Patents
論理演算回路Info
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- JPH0681040B2 JPH0681040B2 JP59032447A JP3244784A JPH0681040B2 JP H0681040 B2 JPH0681040 B2 JP H0681040B2 JP 59032447 A JP59032447 A JP 59032447A JP 3244784 A JP3244784 A JP 3244784A JP H0681040 B2 JPH0681040 B2 JP H0681040B2
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Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明は、特にAND・OR回路が複数段直列に接続されて
いる論理を複合の論理演算回路でVLSI等を生成するのに
好適な論理演算回路に関する。
いる論理を複合の論理演算回路でVLSI等を生成するのに
好適な論理演算回路に関する。
例えば、論理式Ｈ Ｈ＝（（Ａ・Ｂ＋Ｃ）・Ｄ＋Ｅ）・Ｆ＋Ｇ …（１） を実行する論理演算回路を生成する場合、従来、上記の
式（１）を展開し、 Ｈ＝Ａ・Ｂ・Ｄ・Ｆ＋Ｃ・Ｄ・Ｆ＋Ｅ・Ｆ＋Ｇ…（２） と変形して、この式（２）をもとに第１図のように論理
演算回路を構成していた。
式（１）を展開し、 Ｈ＝Ａ・Ｂ・Ｄ・Ｆ＋Ｃ・Ｄ・Ｆ＋Ｅ・Ｆ＋Ｇ…（２） と変形して、この式（２）をもとに第１図のように論理
演算回路を構成していた。
第１図の論理演算回路をCMOS回路で実現すると、一般的
に第２図に示すようになる。このCMOS回路はＰチヤネル
MOSFET（PMOS−FET）30とＮチヤネルMOSFET（NMOS−FE
T）40を用いてNANDゲートを基本に構成されているた
め、素子数は28個、配線数（ここでいう配線数とは、各
ゲートに対する入出力線数および論理回路の最終出力信
号線数の総和である。以下、同じ意味に用いる。）は12
本と多く、例えば、VLISI上にレイアウトしたとき面積
が大きくなるという欠点がある。
に第２図に示すようになる。このCMOS回路はＰチヤネル
MOSFET（PMOS−FET）30とＮチヤネルMOSFET（NMOS−FE
T）40を用いてNANDゲートを基本に構成されているた
め、素子数は28個、配線数（ここでいう配線数とは、各
ゲートに対する入出力線数および論理回路の最終出力信
号線数の総和である。以下、同じ意味に用いる。）は12
本と多く、例えば、VLISI上にレイアウトしたとき面積
が大きくなるという欠点がある。
本発明の目的は、VLSI等で高速論理演算回路を構成する
ための素子数および配線数の少ない論理演算回路を提供
することにある。
ための素子数および配線数の少ない論理演算回路を提供
することにある。
本発明による論理演算回路は、VLSI上で、素子数や配線
数を少なくするために、従来、NAND,NORなどの基本論理
演算回路（論理ゲート）で構成していた論理を、トラン
ジスタを基本回路とした複合論理で構成する。
数を少なくするために、従来、NAND,NORなどの基本論理
演算回路（論理ゲート）で構成していた論理を、トラン
ジスタを基本回路とした複合論理で構成する。
その構成は、トランジスタを開閉スイツチと見なして、
論理がORの時は並列に、ANDの時は直列に接続した第１
のスイツチ群と、逆の状態になる開閉スイツチを用い
て、第１のスイツチ群と双対の接続関係となる第２のス
イツチ群とを直列接続し、その両端に電圧をかけ接続点
から引出された出力線により、所望の入力条件が成立し
たとき論理“1"を出力し、成立しないとき論理“0"を出
力する構成であることを特徴とする。
論理がORの時は並列に、ANDの時は直列に接続した第１
のスイツチ群と、逆の状態になる開閉スイツチを用い
て、第１のスイツチ群と双対の接続関係となる第２のス
イツチ群とを直列接続し、その両端に電圧をかけ接続点
から引出された出力線により、所望の入力条件が成立し
たとき論理“1"を出力し、成立しないとき論理“0"を出
力する構成であることを特徴とする。
また、同じ制御信号線に接続する２種類のスイツチの間
に接続される他のスイツチの最大個数が最も少なくな
り、かつ出力信号線に接続するスイツチの個数が少なく
なる構成にすることを特徴とする。
に接続される他のスイツチの最大個数が最も少なくな
り、かつ出力信号線に接続するスイツチの個数が少なく
なる構成にすることを特徴とする。
本願で開示される発明のうち、代表的なものの構成は下
記の通りである。
記の通りである。
すなわち、第１動作電位点（500）と出力点（）との
間に接続された第１のスイッチ群（300）と、 上記出力点（）と第２動作電位点（510）との間に接
続された第２のスイッチ群（400）とを具備してなり、 上記第１のスイッチ群（300）は第１、第２、第３、第
４の入力信号（Ａ、Ｂ、Ｃ、Ｄ）がそれぞれゲートに印
加された第１、第２、第３、第４のＰチヤネルMOSFET
（31、32、33、34）を有してなり、 上記第２のスイッチ群（400）は上記第１、第２、第
３、第４の入力信号（Ａ、Ｂ、Ｃ、Ｄ）がそれぞれゲー
トに印加された第１、第２、第３、第４のＮチヤネルMO
SFET（41、42、43、44）を有してなり、 上記第１のスイッチ群（300）において上記第１のＰチ
ヤネルMOSFET（31）のソース・ドレイン径路は上記第２
のＰチヤネルMOSFT（32）のソース・ドレイン径路と並
列接続され、上記第３のＰチヤネルMOSFET（33）のソー
ス・ドレイン径路は上記並列接続された上記第１と第２
のＰチヤネルMOSFET（31、32）のソース・ドレイン径路
と直列接続され、上記第４のＰチヤネルMOSFET（34）の
ソース・ドレイン径路は上記並直列接続された第１、第
２、第３のＰチヤネルMOSFET（31、32、33）のソース・
ドレイン径路と並列接続され、 上記第２のスイッチ群（400）において上記第１のＮチ
ヤネルMOSFT（41）のソース・ドレイン径路は上記第２
のＮチヤネルMOSFET（42）のソース・ドレイン径路と直
列接続され、上記第３のＮチヤネルMOSFET（43）のソー
ス・ドレイン径路は上記直列接続された上記第１と第２
のＮチヤネルMOSFET（42、43）のソース・ドレイン径路
と並列接続され、上記第４のＮチヤネルMOSFET（44）の
ソース・ドレイン径路は上記直並列接続された第１、第
２、第３のＮチヤネルMOSFET（41、42、43）のソース・
ドレイン径路と直列接続されてなり、 上記第１のスイッチ群（300）において上記並列接続さ
れた上記第１と第２のＰチヤネルMOSFET（31、32）のソ
ース・ドレイン径路は上記第３のＰチヤネルMOSFET（3
3）のソース・ドレイン径路を介して上記出力点（）
に接続され、 上記第２のスイッチ群（400）において上記直並列接続
された第１、第２、第３のＮチヤネルMOSFET（41、42、
43）のソース・ドレイン径路は上記第４のＮチヤネルMO
SFET（44）のソース・ドレイン径路を介して上記第２動
作電位点（510）に接続されてなることを特徴とする。
間に接続された第１のスイッチ群（300）と、 上記出力点（）と第２動作電位点（510）との間に接
続された第２のスイッチ群（400）とを具備してなり、 上記第１のスイッチ群（300）は第１、第２、第３、第
４の入力信号（Ａ、Ｂ、Ｃ、Ｄ）がそれぞれゲートに印
加された第１、第２、第３、第４のＰチヤネルMOSFET
（31、32、33、34）を有してなり、 上記第２のスイッチ群（400）は上記第１、第２、第
３、第４の入力信号（Ａ、Ｂ、Ｃ、Ｄ）がそれぞれゲー
トに印加された第１、第２、第３、第４のＮチヤネルMO
SFET（41、42、43、44）を有してなり、 上記第１のスイッチ群（300）において上記第１のＰチ
ヤネルMOSFET（31）のソース・ドレイン径路は上記第２
のＰチヤネルMOSFT（32）のソース・ドレイン径路と並
列接続され、上記第３のＰチヤネルMOSFET（33）のソー
ス・ドレイン径路は上記並列接続された上記第１と第２
のＰチヤネルMOSFET（31、32）のソース・ドレイン径路
と直列接続され、上記第４のＰチヤネルMOSFET（34）の
ソース・ドレイン径路は上記並直列接続された第１、第
２、第３のＰチヤネルMOSFET（31、32、33）のソース・
ドレイン径路と並列接続され、 上記第２のスイッチ群（400）において上記第１のＮチ
ヤネルMOSFT（41）のソース・ドレイン径路は上記第２
のＮチヤネルMOSFET（42）のソース・ドレイン径路と直
列接続され、上記第３のＮチヤネルMOSFET（43）のソー
ス・ドレイン径路は上記直列接続された上記第１と第２
のＮチヤネルMOSFET（42、43）のソース・ドレイン径路
と並列接続され、上記第４のＮチヤネルMOSFET（44）の
ソース・ドレイン径路は上記直並列接続された第１、第
２、第３のＮチヤネルMOSFET（41、42、43）のソース・
ドレイン径路と直列接続されてなり、 上記第１のスイッチ群（300）において上記並列接続さ
れた上記第１と第２のＰチヤネルMOSFET（31、32）のソ
ース・ドレイン径路は上記第３のＰチヤネルMOSFET（3
3）のソース・ドレイン径路を介して上記出力点（）
に接続され、 上記第２のスイッチ群（400）において上記直並列接続
された第１、第２、第３のＮチヤネルMOSFET（41、42、
43）のソース・ドレイン径路は上記第４のＮチヤネルMO
SFET（44）のソース・ドレイン径路を介して上記第２動
作電位点（510）に接続されてなることを特徴とする。
上記の如き本発明の構成によれば、第１のスイッチ群
（300）において並直列接続された複数のＰチヤネルMOS
FETの接続順序と、第２のスイッチ群（400）において直
並列接続された複数のＮチヤネルMOSFETとが等しくされ
ているため、複数の入力信号（Ａ、Ｂ、Ｃ、Ｄ）のいず
れの入力信号が変化した時の出力点（）の出力信号変
化の遅延時間が平均化され、最大遅延時間が短くなると
言う効果が得られる。
（300）において並直列接続された複数のＰチヤネルMOS
FETの接続順序と、第２のスイッチ群（400）において直
並列接続された複数のＮチヤネルMOSFETとが等しくされ
ているため、複数の入力信号（Ａ、Ｂ、Ｃ、Ｄ）のいず
れの入力信号が変化した時の出力点（）の出力信号変
化の遅延時間が平均化され、最大遅延時間が短くなると
言う効果が得られる。
本発明のその他の目的と特徴は、以下の実施例から明ら
かとなろう。
かとなろう。
以下、本発明の一実施例を図面を用いて詳細に説明す
る。
る。
第３図（ａ）は、入力信号A,B,C,D,Eより、論理式 ＝（Ａ・Ｂ＋Ｃ）・Ｄ＋Ｅ …（３） の論理を実行する複合論理回路100のシンボル図、また
第３図（ｂ）はMOS−FETを用いて実現した回路図であ
る。第３図（ｂ）の回路はＰチヤネルMOSFET（PMOS−FE
T）31〜35とＮチヤネルMOSFET（NMOS−FET）41〜45によ
り構成されている。
第３図（ｂ）はMOS−FETを用いて実現した回路図であ
る。第３図（ｂ）の回路はＰチヤネルMOSFET（PMOS−FE
T）31〜35とＮチヤネルMOSFET（NMOS−FET）41〜45によ
り構成されている。
式（３）から、その論理式の否定の論理式Ｆは Ｆ＝（（＋）・＋）・ …（４） と変形できる。式（３）の右辺と、式（４）の右辺は双
対の関係（ANDとORが反転している論理式）になつてい
る。
対の関係（ANDとORが反転している論理式）になつてい
る。
第３図（ｂ）において、各MOS−FETはスイツチを構成し
ており、NMOS−FET41〜45で構成されるスイツチ群400
は、＝１即ち式（３）の右辺が成立するとき導通状態
となるスイツチ群でありこれにより接地電位510を出力
に伝える。ここでMOS−FETの接続は仕方は、直列接続は
AND、並列接続はORと対応付け、式（３）の右辺から定
めたものである。
ており、NMOS−FET41〜45で構成されるスイツチ群400
は、＝１即ち式（３）の右辺が成立するとき導通状態
となるスイツチ群でありこれにより接地電位510を出力
に伝える。ここでMOS−FETの接続は仕方は、直列接続は
AND、並列接続はORと対応付け、式（３）の右辺から定
めたものである。
即ち、NOMS−FET41と42はＡ・Ｂ、41,42と43はＡ・Ｂ＋
Ｃ、41,42,43と44は、（Ａ・Ｂ＋Ｃ）・Ｄ、41,42,43,4
4と45は（Ａ・Ｂ＋Ｃ）・Ｄ＋Ｅが成り立つとき、それ
ぞれONとなるスイツチ群となつている。
Ｃ、41,42,43と44は、（Ａ・Ｂ＋Ｃ）・Ｄ、41,42,43,4
4と45は（Ａ・Ｂ＋Ｃ）・Ｄ＋Ｅが成り立つとき、それ
ぞれONとなるスイツチ群となつている。
同様に、PMOS−FET31〜35で構成されるスイツチ群300
は、Ｆ＝１即ち式（４）の右辺が成立するとき導通状態
となるスイツチ群であり、これにより電源電位500を出
力に伝える。このときのMOS−FETの接続の仕方も、Ｎチ
ヤネル側と同様にして、式（４）の右辺から定めたもの
である。
は、Ｆ＝１即ち式（４）の右辺が成立するとき導通状態
となるスイツチ群であり、これにより電源電位500を出
力に伝える。このときのMOS−FETの接続の仕方も、Ｎチ
ヤネル側と同様にして、式（４）の右辺から定めたもの
である。
即ち、PMOS−FET31と32は＋、31,32と33は（＋
）・31,32,33と34は（＋）・＋、31,32,3
3,34と35は、（（＋）・＋）・が成り立つと
き、それぞれONとなるスイツチ群となつている。
）・31,32,33と34は（＋）・＋、31,32,3
3,34と35は、（（＋）・＋）・が成り立つと
き、それぞれONとなるスイツチ群となつている。
以上のようにNMOSスイツチ群400は＝１のときONとな
り、接地電位510を出力に伝え＝０のとき、OFFとな
る。
り、接地電位510を出力に伝え＝０のとき、OFFとな
る。
また、PMOSスイツチ群300は＝０のとき、ONとなり電
源電圧500を出力に伝え＝１のとき、OFFとなる。
源電圧500を出力に伝え＝１のとき、OFFとなる。
したがつて、これらの出力の結線論理和によつて、論理
式を実現できる。
式を実現できる。
第３図（ｂ）では、素子数10個、配線数６本となつてい
る。
る。
したがつて、ある入力信号が肯定のとき導通するスイツ
チと否定のとき導通するスイツチを用いて、双対の論理
式が成り立つとき導通する２種類のスイツチ群を論理式
のANDとORをそれぞれ、直列と並列の接続関係で表わし
て実現し、これらのスイツチ群を用いて所望の論理が成
立したとき論理“1"を出力し、そうでないとき、論理
“0"を出力する論理演算回路を実現することができる。
チと否定のとき導通するスイツチを用いて、双対の論理
式が成り立つとき導通する２種類のスイツチ群を論理式
のANDとORをそれぞれ、直列と並列の接続関係で表わし
て実現し、これらのスイツチ群を用いて所望の論理が成
立したとき論理“1"を出力し、そうでないとき、論理
“0"を出力する論理演算回路を実現することができる。
ここで双対の論理式を用いた結果、同一信号に接続され
た２つのスイツチのいずれか一方が遮断されるため、NM
OSスイツチ群400とPMOSスイツチ群300の間で貫通電流が
流れることがない。
た２つのスイツチのいずれか一方が遮断されるため、NM
OSスイツチ群400とPMOSスイツチ群300の間で貫通電流が
流れることがない。
また、第３図（ｂ）ではNMOS−FETスイツチ群400とPMOS
−FETスイツチ群300の接続において、NMOS−FETスイツ
チ群400又はPMOS−FET群300のいずれか一方について、
上下を逆に接続する方法が考えられる。
−FETスイツチ群300の接続において、NMOS−FETスイツ
チ群400又はPMOS−FET群300のいずれか一方について、
上下を逆に接続する方法が考えられる。
NMOS−FETスイツチ群400の上下を逆にすると、出力信号
線550にはNMOS−FETスイツチ群400のMOS−FET44,45とPM
OS−FETスイツチ群300のMOS−FET35が直接接続される構
成になる。又、POMS−FETスイツチ群300の上下を逆にす
ると、出力信号線550にはPMOS−FETスイツチ群300のMOS
−FET31,32,34とNMOS−FETスイツチ群400のMOS−FET41,
43,45が直接接続される構成になる。この方法の場合に
は、入力信号A,B,C,D,Eの変化に伴う出力信号Ｆの変化
が、ある入力信号に対して極端に遅くなる。
線550にはNMOS−FETスイツチ群400のMOS−FET44,45とPM
OS−FETスイツチ群300のMOS−FET35が直接接続される構
成になる。又、POMS−FETスイツチ群300の上下を逆にす
ると、出力信号線550にはPMOS−FETスイツチ群300のMOS
−FET31,32,34とNMOS−FETスイツチ群400のMOS−FET41,
43,45が直接接続される構成になる。この方法の場合に
は、入力信号A,B,C,D,Eの変化に伴う出力信号Ｆの変化
が、ある入力信号に対して極端に遅くなる。
例えば、NMOS−FETスイツチ群400の上下を逆に接続した
場合、即ち第７図のような構成にした場合、同じ入力信
号に接続する２つのMOS−FETの間に接続される他のMOS
−FETの個数が入力信号ＡについてはMOS−FET33,35,44,
42の４個となり、同様に、入力信号ＢについてはMOS−F
ET33,35,44の３個、入力信号ＣについてはMOS−FET35,4
4の２個、入力信号ＤについてはMOS−FET35の１個，入
力信号Ｅについては０個となる。ここで、間に接続する
MOS−FETの個数が最大となる入力信号Ａに着目すると、
入力信号A,C,EがLOWレベルで入力信号B,DがHighレベル
のとき、今、入力信号ＡがHighに変化すると、NMOS−FE
T41は出力Ｆの負荷容量及びPMOS−FET31〜35、NMOS−FE
T42〜45のソースドレインがHighレベルであるため、拡
散容量に蓄えられていた電荷を放電しなければならな
い。定量的に説明すると、出力Ｆの負荷容量（≒Ｃとす
る）、PMOS−FET31のドレイン拡散容量（≒Ｃとす
る）、PMOS−FET32のドレイン拡散容量（≒Ｃ）、PMOS
−FET33のソース及びドレイン拡散容量（≒2C）、PMOS
−FET34のドレイン拡散容量（≒Ｃ）、PMOS−FET35のソ
ース及びドレイン拡散容量（≒2C）、NMOS−FET41のド
レイン拡散容量（≒Ｃとする）、NOMS−FET42のソース
及びドレイン拡散容量（≒2C）、NMOS−FET43のドレイ
ン拡散容量（≒Ｃ）、NMOS−FET44のソース及びドレイ
ン拡散容量（≒2C）及びNMOS−FET45のドレイン拡散容
量（≒Ｃ）の合計15Cの拡散容量に蓄えられていた電荷
を放電しなければならない。そのため、出力信号Ｆを高
速に変化させることができない。他の入力信号について
は、どのような入力信号の変化に対しても、そのとき充
放電しなければならない電荷の量は上記の場合より少な
くなり、最大の遅延時間は入力信号Ａが変化した場合と
なる。
場合、即ち第７図のような構成にした場合、同じ入力信
号に接続する２つのMOS−FETの間に接続される他のMOS
−FETの個数が入力信号ＡについてはMOS−FET33,35,44,
42の４個となり、同様に、入力信号ＢについてはMOS−F
ET33,35,44の３個、入力信号ＣについてはMOS−FET35,4
4の２個、入力信号ＤについてはMOS−FET35の１個，入
力信号Ｅについては０個となる。ここで、間に接続する
MOS−FETの個数が最大となる入力信号Ａに着目すると、
入力信号A,C,EがLOWレベルで入力信号B,DがHighレベル
のとき、今、入力信号ＡがHighに変化すると、NMOS−FE
T41は出力Ｆの負荷容量及びPMOS−FET31〜35、NMOS−FE
T42〜45のソースドレインがHighレベルであるため、拡
散容量に蓄えられていた電荷を放電しなければならな
い。定量的に説明すると、出力Ｆの負荷容量（≒Ｃとす
る）、PMOS−FET31のドレイン拡散容量（≒Ｃとす
る）、PMOS−FET32のドレイン拡散容量（≒Ｃ）、PMOS
−FET33のソース及びドレイン拡散容量（≒2C）、PMOS
−FET34のドレイン拡散容量（≒Ｃ）、PMOS−FET35のソ
ース及びドレイン拡散容量（≒2C）、NMOS−FET41のド
レイン拡散容量（≒Ｃとする）、NOMS−FET42のソース
及びドレイン拡散容量（≒2C）、NMOS−FET43のドレイ
ン拡散容量（≒Ｃ）、NMOS−FET44のソース及びドレイ
ン拡散容量（≒2C）及びNMOS−FET45のドレイン拡散容
量（≒Ｃ）の合計15Cの拡散容量に蓄えられていた電荷
を放電しなければならない。そのため、出力信号Ｆを高
速に変化させることができない。他の入力信号について
は、どのような入力信号の変化に対しても、そのとき充
放電しなければならない電荷の量は上記の場合より少な
くなり、最大の遅延時間は入力信号Ａが変化した場合と
なる。
一方、第３図（ｂ）の構成によれば、同様に、同じ入力
信号に接続する２つのMOS−FETの間に接続される他のMO
S−FETの個数は、入力信号ＡについてはMOS−FET33,35
の２個、入力信号ＢについてはMOS−FET33,35,41の３
個、入力信号ＣについてはMOS−FET35の１個、入力信号
ＤについてはMOS−FET35,41,42の３個，入力信号Ｅにつ
いては０個となる。ここで、間に接続するMOS−FETの個
数が最大となる入力信号Ｂに着目すると、入力信号A,D
がHighレベルで入力信号B,C,EがLOWレベルのとき、NMOS
−FET44のソースドレインはLOWレベルであるため拡散容
量には電荷が蓄積されていない。したがつて、入力信号
ＢがLOWレベルからHighレベルに変化するとき、放電し
なければならない電荷の量（ここではNMOS−FET42が放
電する電荷の量）は、出力Ｆの負荷容量（≒Ｃ）、PMOS
−FET31のドレイン拡散容量（≒Ｃ）、PMOS−FET32のド
レイン拡散容量（≒Ｃ）、PMOS−FET33のソース及びド
レイン拡散容量（≒2C）、PMOS−FET34のドレイン拡散
容量（≒Ｃ）、PMOS−FET35のソース及びドレイン拡散
容量（≒2C）、NMOS−FET41のソース及びドレイン拡散
容量（≒2C）、NMOS−FET42のドレイン拡散容量（≒
Ｃ）、NMOS−FET43のドレイン拡散容量（≒Ｃ）及びNMO
S−FET45のドレイン拡散容量（≒Ｃ）の合計13Cとなる
ので上記の構成の場合より少なくなり、出力信号Ｆを高
速に変化させることができる。
信号に接続する２つのMOS−FETの間に接続される他のMO
S−FETの個数は、入力信号ＡについてはMOS−FET33,35
の２個、入力信号ＢについてはMOS−FET33,35,41の３
個、入力信号ＣについてはMOS−FET35の１個、入力信号
ＤについてはMOS−FET35,41,42の３個，入力信号Ｅにつ
いては０個となる。ここで、間に接続するMOS−FETの個
数が最大となる入力信号Ｂに着目すると、入力信号A,D
がHighレベルで入力信号B,C,EがLOWレベルのとき、NMOS
−FET44のソースドレインはLOWレベルであるため拡散容
量には電荷が蓄積されていない。したがつて、入力信号
ＢがLOWレベルからHighレベルに変化するとき、放電し
なければならない電荷の量（ここではNMOS−FET42が放
電する電荷の量）は、出力Ｆの負荷容量（≒Ｃ）、PMOS
−FET31のドレイン拡散容量（≒Ｃ）、PMOS−FET32のド
レイン拡散容量（≒Ｃ）、PMOS−FET33のソース及びド
レイン拡散容量（≒2C）、PMOS−FET34のドレイン拡散
容量（≒Ｃ）、PMOS−FET35のソース及びドレイン拡散
容量（≒2C）、NMOS−FET41のソース及びドレイン拡散
容量（≒2C）、NMOS−FET42のドレイン拡散容量（≒
Ｃ）、NMOS−FET43のドレイン拡散容量（≒Ｃ）及びNMO
S−FET45のドレイン拡散容量（≒Ｃ）の合計13Cとなる
ので上記の構成の場合より少なくなり、出力信号Ｆを高
速に変化させることができる。
即ち、同じ入力信号に接続する２つのスイツチの間に接
続される他のスイツチの個数が最大となる場合において
その入力信号を変化させたときの充放電容量を最小にす
るという条件を満たすように設計すれば、最大遅延時間
が短くなる。
続される他のスイツチの個数が最大となる場合において
その入力信号を変化させたときの充放電容量を最小にす
るという条件を満たすように設計すれば、最大遅延時間
が短くなる。
ここで、第３図（ｂ）の構成において、PMOS−FETスイ
ツチ群300だけを上下逆に接続した場合、即ち第８図の
ような構成にした場合についても言及すると、同じ入力
信号に接続する２つのMOS−FETの間に接続される他のMO
S−FETの個数は、入力信号Ａについては０個、入力信号
ＢについてはMOS−FET41の１個、入力信号Ｃについては
MOS−FET31の１個、入力信号ＤについてはMOS−FET41,4
2の２個，入力信号ＥについてはMOS−FET31,32の２個と
なる。従って、間に接続するMOS−FETの個数が最大とな
る入力信号Ｅに着目すると、入力信号A,C,EがLOWレベル
で入力信号B,DがHighレベルのとき、今、入力信号ＥがH
ighに変化すると、出力Ｆの負荷容量（≒Ｃ）、PMOS−F
ET31のソース及びドレイン拡散容量（≒2C）、PMOS−FE
T32のソース及びドレイン拡散容量（≒2C）、PMOS−FET
33のソース及びドレイン拡散容量（≒2C）、PMOS−FET3
5のソース及びドレイン拡散容量（≒2C）、PMOS−FET35
のドレイン拡散容量（≒Ｃ）、NMOS−FET41のドレイン
拡散容量（≒Ｃ）、NMOS−FET43のドレイン拡散容量
（≒Ｃ）及びNMOS−FET45のドレイン拡散容量（≒Ｃ）
の合計13Cの拡散容量に蓄えられていた電荷を放電する
ことになる。これは第３図（ｂ）の構成と同じ電荷量で
ある。従って、出力信号Ｆの応答速度に違いはない。し
かしながら、第８図の出力信号線550の内部負荷容量はM
OS−FET31,32,34,41,43,45の６個分であり、第３図
（ｂ）の構成での内部負荷容量MOS−FET35,41,43,45の
４個分よりもかなり大きいことがわかる。内部負荷容量
が大きいということは全体の応答速度が落ちることを示
している。従って、内部負荷容量が小さいように論理回
路を設計することが条件であるといえる。
ツチ群300だけを上下逆に接続した場合、即ち第８図の
ような構成にした場合についても言及すると、同じ入力
信号に接続する２つのMOS−FETの間に接続される他のMO
S−FETの個数は、入力信号Ａについては０個、入力信号
ＢについてはMOS−FET41の１個、入力信号Ｃについては
MOS−FET31の１個、入力信号ＤについてはMOS−FET41,4
2の２個，入力信号ＥについてはMOS−FET31,32の２個と
なる。従って、間に接続するMOS−FETの個数が最大とな
る入力信号Ｅに着目すると、入力信号A,C,EがLOWレベル
で入力信号B,DがHighレベルのとき、今、入力信号ＥがH
ighに変化すると、出力Ｆの負荷容量（≒Ｃ）、PMOS−F
ET31のソース及びドレイン拡散容量（≒2C）、PMOS−FE
T32のソース及びドレイン拡散容量（≒2C）、PMOS−FET
33のソース及びドレイン拡散容量（≒2C）、PMOS−FET3
5のソース及びドレイン拡散容量（≒2C）、PMOS−FET35
のドレイン拡散容量（≒Ｃ）、NMOS−FET41のドレイン
拡散容量（≒Ｃ）、NMOS−FET43のドレイン拡散容量
（≒Ｃ）及びNMOS−FET45のドレイン拡散容量（≒Ｃ）
の合計13Cの拡散容量に蓄えられていた電荷を放電する
ことになる。これは第３図（ｂ）の構成と同じ電荷量で
ある。従って、出力信号Ｆの応答速度に違いはない。し
かしながら、第８図の出力信号線550の内部負荷容量はM
OS−FET31,32,34,41,43,45の６個分であり、第３図
（ｂ）の構成での内部負荷容量MOS−FET35,41,43,45の
４個分よりもかなり大きいことがわかる。内部負荷容量
が大きいということは全体の応答速度が落ちることを示
している。従って、内部負荷容量が小さいように論理回
路を設計することが条件であるといえる。
なお、第３図（ｂ）においてPMOS−FETスイッチ群300と
NMOS−FETスイッチ群400の位置を上下逆にした場合（即
ち出力信号線550にPMOS−FETスイッチ群300のMOS−FET3
1,32,34とNMOS−FETスイッチ群400のMOS−FET44,45が接
続された場合）にも、出力信号線550に応答速度は変わ
らないが、上記と同様に、出力信号線550に接続するMOS
−FETの数がMOS−FET35,41,43,45の４個からMOS−FET3
1,32,34,44,45の５個に増加して、出力信号線550の内部
負荷容量が増大し、全体の応答速度が落ちてしまうこと
がわかる。
NMOS−FETスイッチ群400の位置を上下逆にした場合（即
ち出力信号線550にPMOS−FETスイッチ群300のMOS−FET3
1,32,34とNMOS−FETスイッチ群400のMOS−FET44,45が接
続された場合）にも、出力信号線550に応答速度は変わ
らないが、上記と同様に、出力信号線550に接続するMOS
−FETの数がMOS−FET35,41,43,45の４個からMOS−FET3
1,32,34,44,45の５個に増加して、出力信号線550の内部
負荷容量が増大し、全体の応答速度が落ちてしまうこと
がわかる。
以上のように、論理回路の応答速度が良くするために
は、同じ入力信号に接続する２つのスイッチの間に接続
される他のスイッチの個数が最大となる場合においてそ
の入力信号を変化させたときの充放電容量を最小にする
という条件と出力信号線550に接続するMOS−FETの数を
小さくするようにPMOS−FETスイッチ群300とNMOS−FET
スイッチ群400を構成するという条件を満たすようにす
ればよい。
は、同じ入力信号に接続する２つのスイッチの間に接続
される他のスイッチの個数が最大となる場合においてそ
の入力信号を変化させたときの充放電容量を最小にする
という条件と出力信号線550に接続するMOS−FETの数を
小さくするようにPMOS−FETスイッチ群300とNMOS−FET
スイッチ群400を構成するという条件を満たすようにす
ればよい。
従つて、本実施例によれば論理式を実現する論理回路
を上記２つの条件で決定することにより、論理規模及び
回路的性能が最も良いものが得られる。
を上記２つの条件で決定することにより、論理規模及び
回路的性能が最も良いものが得られる。
第４図（ａ）、入力信号A,B,C,D,E,F,Gより、 ＝（（Ａ・Ｂ＋Ｃ）・Ｄ＋Ｅ）・Ｆ＋Ｇ …（５） を生成する論理演算回路200のシンボル図、また第４図
（ｂ）はMOS−FETを用いて実現した回路図である。
（ｂ）はMOS−FETを用いて実現した回路図である。
本回路図は、第３図（ｂ）で示した回路構成はそれぞれ
のスイッチ群（PMOS−FETスイツチ群300,NMOS−FETスイ
ツチ群400）について拡張したものであり、上記２つの
条件によつてスイツチ群の接続を決定したものである。
のスイッチ群（PMOS−FETスイツチ群300,NMOS−FETスイ
ツチ群400）について拡張したものであり、上記２つの
条件によつてスイツチ群の接続を決定したものである。
本回路は後述する第６図に用いられている。
第４図（ｂ）の回路図では、素子数14個、配線数８本と
なり、第２図の従来例に比べ、約1/2の回路規模となつ
ている。
なり、第２図の従来例に比べ、約1/2の回路規模となつ
ている。
従来は、論理式を展開（例えば、加法標準型に展開）し
て、論理演算回路を生成していたため、１つの入力信号
が多数の論理ゲート（１段目）に入力され、また、その
論理ゲート（１段目）の出力から所望の論理を生成する
論理ゲート（２段目）が必要であつたが、本実施例によ
る複合論理で構成した回路では、１つの入力信号が２つ
の論理ゲート（１段目）に入力されるだけであり、ま
た、２段目の論理ゲートが不要となり、回路全体の素子
数や配線数が少なくなる。
て、論理演算回路を生成していたため、１つの入力信号
が多数の論理ゲート（１段目）に入力され、また、その
論理ゲート（１段目）の出力から所望の論理を生成する
論理ゲート（２段目）が必要であつたが、本実施例によ
る複合論理で構成した回路では、１つの入力信号が２つ
の論理ゲート（１段目）に入力されるだけであり、ま
た、２段目の論理ゲートが不要となり、回路全体の素子
数や配線数が少なくなる。
第５図は、従来のNANDゲートを基本とした４ビツトの演
算器の桁上げ先見回路の論理図である。
算器の桁上げ先見回路の論理図である。
第５図において、pi,gi,ci（ｉ＝0,1,2,3）はそれぞれ
ｉビツト目の桁上げ伝搬信号、桁上げ生成信号及び桁上
げ信号である。ここで３ビツト目をMSE（Most Signific
ant Bit）とする。ｉビツト目の入力データをxi,yiとす
ると、（例えばxi,yiはそれぞれ「1100」「1010」の値
をとる） pi＝xiyi gi＝xi・yi である。ここで、は排他和を表わす記号である。した
がつて、ciは、（キヤリー入力をc-1とすると） c0＝g0＋p0・c-1 c1＝g1＋p1・g0＋p1・p0・c-1 c2＝g2＋p2・g1＋p2・p1・g0・＋p2・p1・p0・c-1 である。また、P,Gを Ｐ＝p3・p2・p1・p0 Ｇ＝g3＋p3・g2＋p3・p2＋g1＋p3・p2・p1・g0 とすると、c3は、 c3＝Ｇ＋Ｐ・c-1 である。
ｉビツト目の桁上げ伝搬信号、桁上げ生成信号及び桁上
げ信号である。ここで３ビツト目をMSE（Most Signific
ant Bit）とする。ｉビツト目の入力データをxi,yiとす
ると、（例えばxi,yiはそれぞれ「1100」「1010」の値
をとる） pi＝xiyi gi＝xi・yi である。ここで、は排他和を表わす記号である。した
がつて、ciは、（キヤリー入力をc-1とすると） c0＝g0＋p0・c-1 c1＝g1＋p1・g0＋p1・p0・c-1 c2＝g2＋p2・g1＋p2・p1・g0・＋p2・p1・p0・c-1 である。また、P,Gを Ｐ＝p3・p2・p1・p0 Ｇ＝g3＋p3・g2＋p3・p2＋g1＋p3・p2・p1・g0 とすると、c3は、 c3＝Ｇ＋Ｐ・c-1 である。
これを第２図で示したようなCMOS回路で実現すると、素
子数は92個、配線数は27本となり、LSI化するとき、面
積が大きくなる。
子数は92個、配線数は27本となり、LSI化するとき、面
積が大きくなる。
ところが、上記の論理式は、 c0＝p0・c-1＋g0 c1＝（p0・c-1＋g0）・p1＋g1 c2＝（（p0・c-1＋g0）・p1＋g1）・p2＋g2 Ｐ＝p3・p2・p1・p0 Ｇ＝（（p1・g0＋g1）・p2＋g2）・p3＋g3 と変形でき，前述の第３図，第４図で示したCMOS論理回
路を用いて実現したときの桁上げ先見回路は、第６図に
示すシンボル図のようになる。
路を用いて実現したときの桁上げ先見回路は、第６図に
示すシンボル図のようになる。
第６図で示す桁上げ先見回路によれば、素子数は52個、
配線数は14本となり、第５図で示した従来の回路に比べ
約1/2の回路規模となり、LSI上にレイアウトした際、面
積が小さくなるという効果がある。特に、第６図の桁上
げ先見回路のように本質的に論理段数が深く、AND回路
とOR回路が交互に幾段にもなる論理演算回路において効
果が大きい。
配線数は14本となり、第５図で示した従来の回路に比べ
約1/2の回路規模となり、LSI上にレイアウトした際、面
積が小さくなるという効果がある。特に、第６図の桁上
げ先見回路のように本質的に論理段数が深く、AND回路
とOR回路が交互に幾段にもなる論理演算回路において効
果が大きい。
以上の説明から明らかなように、本発明によれば、基本
論理を組合せた論理を１つの複合論理回路で構成するた
め素子数や配線数が少なくなり、VLSI化したとき面積を
小さくできる効果がある。
論理を組合せた論理を１つの複合論理回路で構成するた
め素子数や配線数が少なくなり、VLSI化したとき面積を
小さくできる効果がある。
また、同じ制御信号に接続する２種類のスイツチの間に
接続される他のスイツチの最大個数が最も少なくなり、
かつ、出力信号線に接続するスイツチの個数が少なくな
る構成をとるため、最大遅延時間が短かくなるという効
果が得られる。
接続される他のスイツチの最大個数が最も少なくなり、
かつ、出力信号線に接続するスイツチの個数が少なくな
る構成をとるため、最大遅延時間が短かくなるという効
果が得られる。
第１図は、従来の論理構成の一例を示すシンボル図、第
２図は、従来の回路構成例を示す回路図、第３図は複合
論理回路のシンボル図、第４図は複合論理回路の回路
図、第５図は従来の桁上げ先見回路のシンボル図、第６
図は本発明による複合論理回路を用いた桁上げ先見回路
のシンボル図、第７図は本願発明の効果を説明するため
の第１参考図、第８図は本願発明の効果を説明するため
の第２参考図である。 30……ＰチヤネルMOSFET（PMOS−FET）、40……Ｎチヤ
ネルMOSFET（NMOS−FET）、100,200……複合論理回路、
50……従来の複合回路、60……NAND回路、300……PMOS
−FETで構成されるスイツチ群、400……NMOS−FETで構
成されるスイツチ群、500……電源電圧、510……接地電
位。
２図は、従来の回路構成例を示す回路図、第３図は複合
論理回路のシンボル図、第４図は複合論理回路の回路
図、第５図は従来の桁上げ先見回路のシンボル図、第６
図は本発明による複合論理回路を用いた桁上げ先見回路
のシンボル図、第７図は本願発明の効果を説明するため
の第１参考図、第８図は本願発明の効果を説明するため
の第２参考図である。 30……ＰチヤネルMOSFET（PMOS−FET）、40……Ｎチヤ
ネルMOSFET（NMOS−FET）、100,200……複合論理回路、
50……従来の複合回路、60……NAND回路、300……PMOS
−FETで構成されるスイツチ群、400……NMOS−FETで構
成されるスイツチ群、500……電源電圧、510……接地電
位。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 野口 孝樹 東京都国分寺市東恋ヶ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 高橋 保 東京都小平市上水本町1479番地 日立マイ クロコンピユータエンジニアリング株式会 社内 (56)参考文献 特開 昭56−124256（ＪＰ，Ａ) 特開 昭58−199554（ＪＰ，Ａ) 特開 昭55−16593（ＪＰ，Ａ)
Claims (2)
- 【請求項１】第１動作電位点と出力点との間に接続され
た第１のスイッチ群と、 上記出力点と第２動作電位点との間に接続された第２の
スイッチ群とを具備してなり、 上記第１のスイッチ群は第１、第２、第３、第４の入力
信号がそれぞれゲートに印加された第１、第２、第３、
第４のＰチヤネルMOSFETを有してなり、 上記第２のスイッチ群は上記第１、第２、第３、第４の
入力信号がそれぞれゲートに印加された第１、第２、第
３、第４のＮチヤネルMOSFETを有してなり、 上記第１のスイッチ群において上記第１のＰチヤネルMO
SFETのソース・ドレイン径路は上記第２のＰチヤネルMO
SFETのソース・ドレイン径路と並列接続され、上記第３
のＰチヤネルMOSFETのソース・ドレイン径路は上記並列
接続された上記第１と第２のＰチヤネルMOSFETのソース
・ドレイン径路と直列接続され、上記第４のＰチヤネル
MOSFETのソース・ドレイン径路は上記並直列接続された
第１、第２、第３のＰチヤネルMOSFETのソース・ドレイ
ン径路と並列接続され、 上記第２のスイッチ群において上記第１のＮチヤネルMO
SFETのソース・ドレイン径路は上記第２のＮチヤネルMO
SFETのソース・ドレイン径路と直列接続され、上記第３
のＮチヤネルMOSFETのソース・ドレイン径路は上記直列
接続された上記第１と第２のＮチヤネルMOSFETのソース
・ドレイン径路と並列接続され、上記第４のＮチヤネル
MOSFETのソース・ドレイン径路は上記直並列接続された
第１、第２、第３のＮチヤネルMOSFETのソース・ドレイ
ン径路と直列接続されてなり、 上記第１のスイッチ群において上記並列接続された上記
第１と第２のＰチヤネルMOSFETのソース・ドレイン径路
は上記第３のＰチヤネルMOSFETのソース・ドレイン径路
を介して上記出力点に接続され、 上記第２のスイッチ群において上記直並列接続された第
１、第２、第３のＮチヤネルMOSFETのソース・ドレイン
径路は上記第４のＮチヤネルMOSFETのソース・ドレイン
径路を介して上記第２動作電位点に接続されてなること
を特徴とする論理演算回路。 - 【請求項２】上記論理演算回路は桁上げ先見回路を構成
することを特徴とする特許請求の範囲第１項記載の論理
演算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59032447A JPH0681040B2 (ja) | 1984-02-24 | 1984-02-24 | 論理演算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59032447A JPH0681040B2 (ja) | 1984-02-24 | 1984-02-24 | 論理演算回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60177726A JPS60177726A (ja) | 1985-09-11 |
| JPH0681040B2 true JPH0681040B2 (ja) | 1994-10-12 |
Family
ID=12359216
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59032447A Expired - Lifetime JPH0681040B2 (ja) | 1984-02-24 | 1984-02-24 | 論理演算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0681040B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL176029C (nl) * | 1973-02-01 | 1985-02-01 | Philips Nv | Geintegreerde logische schakeling met komplementaire transistoren. |
-
1984
- 1984-02-24 JP JP59032447A patent/JPH0681040B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60177726A (ja) | 1985-09-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |