JPH0681176B2 - 電話機通話回路の電源回路 - Google Patents
電話機通話回路の電源回路Info
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- JPH0681176B2 JPH0681176B2 JP640385A JP640385A JPH0681176B2 JP H0681176 B2 JPH0681176 B2 JP H0681176B2 JP 640385 A JP640385 A JP 640385A JP 640385 A JP640385 A JP 640385A JP H0681176 B2 JPH0681176 B2 JP H0681176B2
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は１つの半導体基板表面上に容易に集積化するこ
とのできる電子電話機用通話回路の電源回路に関するも
のである。
とのできる電子電話機用通話回路の電源回路に関するも
のである。
従来の技術 電子電話機の簡略化した構成を第４図に示す。端子P1及
びP2は線路を通って電話局に接続される電話機の入出力
端子である。電話機の入出力端子P1−P2間には電話局か
ら線路を通して直流電圧と受話信号が送られ、また、電
話機から線路を通して送話信号を送ることにより直流電
圧に音声信号が重畳された電圧が印加される。このた
め、音声信号をｖＬ sin wtと仮定すると、端子P1−P2
間には直流電圧Ｖ′Ｌに交流信号ｖＬ sin wtが重畳さ
れた電圧が印加され、直流電流ＩＬに交流電流ｉＬ sin
wtが重畳された電流が流入する。通話回路６の入出力
端子P3−P4間にはダイオードブリッジ３の電圧降下を差
し引いたＶＬ＋ｖＬ sin wtが印加される。
びP2は線路を通って電話局に接続される電話機の入出力
端子である。電話機の入出力端子P1−P2間には電話局か
ら線路を通して直流電圧と受話信号が送られ、また、電
話機から線路を通して送話信号を送ることにより直流電
圧に音声信号が重畳された電圧が印加される。このた
め、音声信号をｖＬ sin wtと仮定すると、端子P1−P2
間には直流電圧Ｖ′Ｌに交流信号ｖＬ sin wtが重畳さ
れた電圧が印加され、直流電流ＩＬに交流電流ｉＬ sin
wtが重畳された電流が流入する。通話回路６の入出力
端子P3−P4間にはダイオードブリッジ３の電圧降下を差
し引いたＶＬ＋ｖＬ sin wtが印加される。
第５図に電話機に要求される直流特性（Ｖ′Ｌ,VＬ−Ｉ
Ｌ）を示す。通常の場合、線路電流ＩＬは線路の抵抗等
の条件により、20mA〜100mAの範囲で変化する。たとえ
ば日本電信電話公社公示第149号第18条によると、電話
機の直流抵抗は50Ω以上220Ω以下と規定されている。
この範囲を第５図に破線７及び８で示した。ダイオード
ブリッジ３の電圧降下を1.4Vとして通話回路６に許容さ
れる直流特性ＶＬ−ＩＬの範囲が実線９及び10で囲まれ
ている領域である。この領域に入る通話回路６の直流特
特性ＶＬ−ＩＬのの１つの従来例を11a,本発明の一例を
11bで示した。
Ｌ）を示す。通常の場合、線路電流ＩＬは線路の抵抗等
の条件により、20mA〜100mAの範囲で変化する。たとえ
ば日本電信電話公社公示第149号第18条によると、電話
機の直流抵抗は50Ω以上220Ω以下と規定されている。
この範囲を第５図に破線７及び８で示した。ダイオード
ブリッジ３の電圧降下を1.4Vとして通話回路６に許容さ
れる直流特性ＶＬ−ＩＬの範囲が実線９及び10で囲まれ
ている領域である。この領域に入る通話回路６の直流特
特性ＶＬ−ＩＬのの１つの従来例を11a,本発明の一例を
11bで示した。
また、日本電信電話公社公示第149号19条によると電話
機の特性インピーダンスは600Ωと規定されている。こ
の特性インピーダンスを実現するために、通話回路６と
並列にその他の回路が接続されることを配慮して通話回
路の特性インピーダンスｖＬ/iＬは2KΩ以上であること
が望ましい。
機の特性インピーダンスは600Ωと規定されている。こ
の特性インピーダンスを実現するために、通話回路６と
並列にその他の回路が接続されることを配慮して通話回
路の特性インピーダンスｖＬ/iＬは2KΩ以上であること
が望ましい。
次に、音声送話信号及びDTMF（Dual Tone Multi Freque
ncy）信号の送出レベルを配慮して、ｖＬ≧3.0VPP,THD
（歪率）≦３％を満たすことが必要である。第５図によ
るとＩＬ＝20mAのときOV＜ＶＬ≦3Vと規定されている
が、上記のｖＬの送出レベルを確保するためにはＶＬが
高いことが望ましく、一般的にＩＬ＝20mAのときＶＬ＝
2.7V〜3Vに設定される。以下では、ＩＬ＝20mAのときＶ
Ｌ＝3Vとして説明する。
ncy）信号の送出レベルを配慮して、ｖＬ≧3.0VPP,THD
（歪率）≦３％を満たすことが必要である。第５図によ
るとＩＬ＝20mAのときOV＜ＶＬ≦3Vと規定されている
が、上記のｖＬの送出レベルを確保するためにはＶＬが
高いことが望ましく、一般的にＩＬ＝20mAのときＶＬ＝
2.7V〜3Vに設定される。以下では、ＩＬ＝20mAのときＶ
Ｌ＝3Vとして説明する。
一般的に電子化された通話回路６はＶＬ＝3Vに交流信号
ｖＬ sin wtが重畳されると、ある瞬時電圧で直流電流
ＩＬが流れなくなるため、交流信号電圧がクリップさ
れ、波形が歪む。この様に、直流電流ＩＬが流れなくな
る電圧を飽和電圧ＶＬ（sat）と呼ぶことにする。ｖＬ
≧3VPP、THD≦３％を満たすためには、ＶＬ（sat）≦1.
5Vでなければならない。
ｖＬ sin wtが重畳されると、ある瞬時電圧で直流電流
ＩＬが流れなくなるため、交流信号電圧がクリップさ
れ、波形が歪む。この様に、直流電流ＩＬが流れなくな
る電圧を飽和電圧ＶＬ（sat）と呼ぶことにする。ｖＬ
≧3VPP、THD≦３％を満たすためには、ＶＬ（sat）≦1.
5Vでなければならない。
これまで述べてきた特性は通話回路６の中の電源回路で
保証しなければならない特性であり、以下にまとめて述
べる。
保証しなければならない特性であり、以下にまとめて述
べる。
条件直流抵抗値:IＬ＝20mAのときＶＬ≦3V ＩＬ＝100mAのとき3.6V≦ＶＬ≦20.6V 条件特性インピーダンス:vＬ/iＬ≧2KΩ 条件ＶＬ（sat）≦1.5V 上記の三条件を満たす従来例の説明を行なう。
日本電信電話公社「研究実用化報告」第33巻第６号P137
〜P151及び昭和55年度電子通信学会総合全国大会NO22.6
5に報告されている従来の通話回路のブロック図を第６
図に、回路例を第７図に示す。第６図において、定電流
回路12は、条件を満たす直流特性（ＶＬ−ＩＬ）を持
つように設定され、直流電流ＩＬが放電防止回路14を通
して定電圧回路15に供給され、端子P5−P4間に直流電圧
V0が発生する。この直流電圧V0は、一般的にV0＝1.7V〜
2V程度に設定され、通話回路駆動のための電圧源として
使われる。条件を満たすための回路が電子スイッチ13
及び比較制御回路16である。いま、電子スイッチ回路13
を回路から取り除き、端子P3−P4間に直流電圧ＶＬを印
加し、この直流電圧ＶＬを下げていったとき直流電流Ｉ
Ｌが流れなくなるＶＬの電圧をＶsatとする。
〜P151及び昭和55年度電子通信学会総合全国大会NO22.6
5に報告されている従来の通話回路のブロック図を第６
図に、回路例を第７図に示す。第６図において、定電流
回路12は、条件を満たす直流特性（ＶＬ−ＩＬ）を持
つように設定され、直流電流ＩＬが放電防止回路14を通
して定電圧回路15に供給され、端子P5−P4間に直流電圧
V0が発生する。この直流電圧V0は、一般的にV0＝1.7V〜
2V程度に設定され、通話回路駆動のための電圧源として
使われる。条件を満たすための回路が電子スイッチ13
及び比較制御回路16である。いま、電子スイッチ回路13
を回路から取り除き、端子P3−P4間に直流電圧ＶＬを印
加し、この直流電圧ＶＬを下げていったとき直流電流Ｉ
Ｌが流れなくなるＶＬの電圧をＶsatとする。
ＶＬ＋ｖＬ sin wt≧Ｖsatのとき、電子スイッチ13は開
かれ、直流電流ＩＬは放電防止回路14及び定電圧回路15
を通して、共通端子P4に流される。
かれ、直流電流ＩＬは放電防止回路14及び定電圧回路15
を通して、共通端子P4に流される。
ＶＬ＋ｖＬsinωｔ＜Ｖsatのとき、電子スイッチ13は閉
じられ、直流電流ＩＬは電子スイッチ13を通して共通端
子P4に流される。この間、定電圧回路15の出力電圧V0は
コンデンサC2により、所定の端子電圧V0維持され、通話
回路の動作が維持される。この様にして、直流電流ＩＬ
は交流信号ｖＬ sin wtが印加されても一定に保たれ、
条件を実現している。
じられ、直流電流ＩＬは電子スイッチ13を通して共通端
子P4に流される。この間、定電圧回路15の出力電圧V0は
コンデンサC2により、所定の端子電圧V0維持され、通話
回路の動作が維持される。この様にして、直流電流ＩＬ
は交流信号ｖＬ sin wtが印加されても一定に保たれ、
条件を実現している。
発明が解決しようとしている問題点 しかし、従来例によると、第１の問題点として、ＶＬ−
ＩＬ特性の設定に自由度が無い。
ＩＬ特性の設定に自由度が無い。
説明の簡略化のため、各トランジスタの活性領域でのベ
ース・エミッタ間電圧ＶBE＝0.7V、及び直流電流増幅率
ｈfe＝∞とする。なお、正確なＶBE及びｈfeを考慮した
説明も可能であるが、基本動作の説明には影響がないの
で上記のＶBE＝0.7V,hfe＝∞で説明する。第７図で従来
例の直流特性の説明をする。端子P3−P4間に、直流電圧
ＶＬが印加された場合、ＶＬ＝0.7VのときPNPトランジ
スタQ1に電流が流れ始める。PNPトランジスタQ1と同Q2
とのエミッタ面積の比を1:NとするとPNPトランジスタQ2
のコレクタにはPNPトランジスタQ1のコレクタ電流のＮ
倍の電流が流れ、ＩＬは次で表わせる。
ース・エミッタ間電圧ＶBE＝0.7V、及び直流電流増幅率
ｈfe＝∞とする。なお、正確なＶBE及びｈfeを考慮した
説明も可能であるが、基本動作の説明には影響がないの
で上記のＶBE＝0.7V,hfe＝∞で説明する。第７図で従来
例の直流特性の説明をする。端子P3−P4間に、直流電圧
ＶＬが印加された場合、ＶＬ＝0.7VのときPNPトランジ
スタQ1に電流が流れ始める。PNPトランジスタQ1と同Q2
とのエミッタ面積の比を1:NとするとPNPトランジスタQ2
のコレクタにはPNPトランジスタQ1のコレクタ電流のＮ
倍の電流が流れ、ＩＬは次で表わせる。
要求される直流特性からＩＬ＝20mAのとき、ＶＬ＝3Vと
し、一般的な値としてＮ＝20を（１）式に代入すると、
R1＋R2は次式となる。
し、一般的な値としてＮ＝20を（１）式に代入すると、
R1＋R2は次式となる。
R1＋R2＝2.3KΩ ……（２） コンデンサC1は交流に対して充分低いインピーダンスに
設定されるため、端子P3から見た特性インピーダンス
は、2.3KΩ以下となる。また、PNPトランジスタQ2のア
ーリ効果により端子P3−P4から見た特性インピーダンス
はさらに低下する。抵抗R2の値による特性インピーダン
スの低下を避けるためにはＮを大きく設定する必要が生
じ、PNPトランジスタQ2の素子面積を増大する結果にな
る。また、ＩＬ＝100mAのとき、直流電圧ＶＬは自動的
に決定され、ＶＬ＝11.7Vとなる。この様にＩＬ＝100mA
のときの直流電圧ＶＬの値を自由に設定できないため、
高い耐圧のプロセスを採用する必要が生じる。この従来
回路の直流特性を第５図の実線11aで示した。
設定されるため、端子P3から見た特性インピーダンス
は、2.3KΩ以下となる。また、PNPトランジスタQ2のア
ーリ効果により端子P3−P4から見た特性インピーダンス
はさらに低下する。抵抗R2の値による特性インピーダン
スの低下を避けるためにはＮを大きく設定する必要が生
じ、PNPトランジスタQ2の素子面積を増大する結果にな
る。また、ＩＬ＝100mAのとき、直流電圧ＶＬは自動的
に決定され、ＶＬ＝11.7Vとなる。この様にＩＬ＝100mA
のときの直流電圧ＶＬの値を自由に設定できないため、
高い耐圧のプロセスを採用する必要が生じる。この従来
回路の直流特性を第５図の実線11aで示した。
次に、第２の問題点として、PNPトランジスタQ2のアー
リー効果による特性インピーダンスの低下を考慮しなけ
ればならない。
リー効果による特性インピーダンスの低下を考慮しなけ
ればならない。
第７図において、電子スイッチ13が開放とき、PNPトラ
ンジスタQ2のエミッタ・コレクタ間は交流電圧ｖＬ sin
wtで振られているため、アーリー効果により、i1 sin
wtが流れる。
ンジスタQ2のエミッタ・コレクタ間は交流電圧ｖＬ sin
wtで振られているため、アーリー効果により、i1 sin
wtが流れる。
一般的にはPNPトランジスタQ2のコレクタ電流ＩＣは次
式で表わされる。
式で表わされる。
ただし、ＶCEはコレクタ・エミッタ間の電圧 ＶＡはアーリー電圧 ＩCOはＩＣ−ＶCE特性を外そうして求めたＶCE＝０のと
きのコレクタ電流ICである。
きのコレクタ電流ICである。
（３）式よりPNPトランジスタQ2のコレクタ・エミッタ
間の交流インピーダンスｖＬ/i1は次式で表わされる。
間の交流インピーダンスｖＬ/i1は次式で表わされる。
端子P3−P4から見た特性インピーダンスを2KΩ以上にす
るためにはｖＬ/i1≧2KΩである必要がある。ｖＬ/i1≧
2KΩ、及びＩCOＩＣ＝100mAを（４）式に代入する
と、アーリー電圧ＶＡは次式となる。
るためにはｖＬ/i1≧2KΩである必要がある。ｖＬ/i1≧
2KΩ、及びＩCOＩＣ＝100mAを（４）式に代入する
と、アーリー電圧ＶＡは次式となる。
ＶＡ≧200V ……（５） すなわち、第７図の従来回路を用いて、端子P3−P4から
見た特性インピーダンスをＩＬ＝100mAのとき、2KΩ以
上にしようとするとPNPトランジスタQ2のアーリー電圧
ＶＡは、ＶＡ≧200Vである必要がある。しかし、集積回
路PNPトランジスタのアーリー電圧は一般的にＶＡ＝50
〜100Vであり、従来回路では端子P3−P4から見た特性イ
ンピーダンスｖＬ/iＬ≧2KΩを達成できない。
見た特性インピーダンスをＩＬ＝100mAのとき、2KΩ以
上にしようとするとPNPトランジスタQ2のアーリー電圧
ＶＡは、ＶＡ≧200Vである必要がある。しかし、集積回
路PNPトランジスタのアーリー電圧は一般的にＶＡ＝50
〜100Vであり、従来回路では端子P3−P4から見た特性イ
ンピーダンスｖＬ/iＬ≧2KΩを達成できない。
第３の問題点として、PNPトランジスタQ4の逆方向トラ
ンジスタによるコンデンサC2の放電を無視できないこと
がある。
ンジスタによるコンデンサC2の放電を無視できないこと
がある。
第７図の従来回路がＩＬ＝20mA,VＬ＝3V,vＬ＝3VPPで動
作しているときの各ノードの電圧波形を第８図に示す。
実線16,17,19及び20はそれぞれＶＬ＋ｖＬ sin wt、PNP
トランジスタQ3のベース電圧ＶＢ 3,PNPトランジスタQ2
のコレクタ電圧ＶＣ ２、出力電圧V0及びPNPトランジス
タQ4のベース電圧ＶＢ ４である。なお、第８図の動作例
では、各トランジスタの飽和電圧を0.2V、活性領域での
ベース・エミッタ間電圧を0.7V及びツェナーダイオード
Z1のツェナー電圧を2Vとした。t1の期間はＶＢ ３＞ＢＢ
４であり、定電流源12中のPNPトランジスタQ2の電流が
放電防止回路14中のPNPトランジスタQ4を通してツェナ
ーダイオードZ1に供給され定電圧回路14の出力電圧V0が
端子P5に出力される。t2の期間ＶＢ ３＜ＶＢ ４であり、
PNPトランジスタQ2のコレクタ電流はPNPトランジスタQ3
を通して端子P4にバイパスされ、端子P3の交流波形のク
リップを防いでいる。第８図で期間t3はPNPトランジス
タQ4のエミッタ電圧がコレクタ電圧よりも低く、PNPト
ランジスタQ4が逆方向トランジスタとして動作する期間
である。このためコンデンサC2に蓄積された電荷が急速
にPNPトランジスタQ4およびQ3を通して端子P4に放電さ
れ、V0にリップルが乗る不都合が生じる。
作しているときの各ノードの電圧波形を第８図に示す。
実線16,17,19及び20はそれぞれＶＬ＋ｖＬ sin wt、PNP
トランジスタQ3のベース電圧ＶＢ 3,PNPトランジスタQ2
のコレクタ電圧ＶＣ ２、出力電圧V0及びPNPトランジス
タQ4のベース電圧ＶＢ ４である。なお、第８図の動作例
では、各トランジスタの飽和電圧を0.2V、活性領域での
ベース・エミッタ間電圧を0.7V及びツェナーダイオード
Z1のツェナー電圧を2Vとした。t1の期間はＶＢ ３＞ＢＢ
４であり、定電流源12中のPNPトランジスタQ2の電流が
放電防止回路14中のPNPトランジスタQ4を通してツェナ
ーダイオードZ1に供給され定電圧回路14の出力電圧V0が
端子P5に出力される。t2の期間ＶＢ ３＜ＶＢ ４であり、
PNPトランジスタQ2のコレクタ電流はPNPトランジスタQ3
を通して端子P4にバイパスされ、端子P3の交流波形のク
リップを防いでいる。第８図で期間t3はPNPトランジス
タQ4のエミッタ電圧がコレクタ電圧よりも低く、PNPト
ランジスタQ4が逆方向トランジスタとして動作する期間
である。このためコンデンサC2に蓄積された電荷が急速
にPNPトランジスタQ4およびQ3を通して端子P4に放電さ
れ、V0にリップルが乗る不都合が生じる。
発明が解決しようとする問題点 本発明は上記の問題点ＶＬ−ＩＬ特性の設定に自由度
が無い、問題のアーリー効果による特性インピーダン
スの低下及び問題点PNPトランジスタQ4の逆方向トラ
ンジジスタによるコンデンサC2の放電などを鑑みてなさ
れたものであり、半導体集積化が容易な電子電話機用通
話回路の電源回路を提供するものである。
が無い、問題のアーリー効果による特性インピーダン
スの低下及び問題点PNPトランジスタQ4の逆方向トラ
ンジジスタによるコンデンサC2の放電などを鑑みてなさ
れたものであり、半導体集積化が容易な電子電話機用通
話回路の電源回路を提供するものである。
問題点を解決するための手段 本発明の概要を示すと電源供給と信号入出力のための入
力端子及び共通端子と回路駆動のための定電圧出力端子
を有し、入力端子と定電圧出力端子との間に定電流回路
と放電防止回路とが直列に接続され、定電流回路の放電
防止回路接続点側と共通端子との間に電子スイッチが接
続されている回路において定電流回路と共通端子の間に
電流バイパス回路が接続され、入力端子と共通端子の間
にバイアス回路及び比較制御回路が直列に接続されてい
る構成をもち、電子スイッチ及び放電防止回路の開閉を
制御するための電流信号を作る比較制御回路及び定電圧
出力端子と共通端子の間に定電流回路に印加される電圧
を直流電圧にするための定電圧回路を有し、比較制御回
路を駆動する信号は定電流回路及び定電圧出力端子から
供給されることを特徴とする電話機用通話回路の電源回
路である。
力端子及び共通端子と回路駆動のための定電圧出力端子
を有し、入力端子と定電圧出力端子との間に定電流回路
と放電防止回路とが直列に接続され、定電流回路の放電
防止回路接続点側と共通端子との間に電子スイッチが接
続されている回路において定電流回路と共通端子の間に
電流バイパス回路が接続され、入力端子と共通端子の間
にバイアス回路及び比較制御回路が直列に接続されてい
る構成をもち、電子スイッチ及び放電防止回路の開閉を
制御するための電流信号を作る比較制御回路及び定電圧
出力端子と共通端子の間に定電流回路に印加される電圧
を直流電圧にするための定電圧回路を有し、比較制御回
路を駆動する信号は定電流回路及び定電圧出力端子から
供給されることを特徴とする電話機用通話回路の電源回
路である。
作用 本発明の作用を説明する。入力端子に直流電圧を印加し
た場合、定電流回路および電流バイパス回路により第５
図のＡ点およびＶＬ−ＩＬ特性の傾きを自由に設定でき
る。次に、直流電圧に交流電圧を重畳した電圧を、入力
端子と共通端子間に印加した場合、定電流回路および放
電防止回路内のPNPトランジスタが飽和し、定電圧回路
に電流が流れなくなる期間が生じる。その期間、電流は
電子スイッチを通って、共通端子にバイパスされ、交流
波形のクリップを防止している。また、定電流回路に用
いるPNPトランジスタのアーリー効果を利用して、入力
端子からみた特性インピーダンスの低下を防いでいる。
た場合、定電流回路および電流バイパス回路により第５
図のＡ点およびＶＬ−ＩＬ特性の傾きを自由に設定でき
る。次に、直流電圧に交流電圧を重畳した電圧を、入力
端子と共通端子間に印加した場合、定電流回路および放
電防止回路内のPNPトランジスタが飽和し、定電圧回路
に電流が流れなくなる期間が生じる。その期間、電流は
電子スイッチを通って、共通端子にバイパスされ、交流
波形のクリップを防止している。また、定電流回路に用
いるPNPトランジスタのアーリー効果を利用して、入力
端子からみた特性インピーダンスの低下を防いでいる。
実施例 つぎに、本発明を実施例により説明する。
第１図は本発明実施例回路のブロック構成図であり、第
２図は詳細な回路図である。また、第３図は本発明実施
例回路の特性図である。
２図は詳細な回路図である。また、第３図は本発明実施
例回路の特性図である。
定電流回路17は、第２図の回路中で、PNPトランジスタQ
5及び同Q6のエミッタを入力端子P3に接続し、PNPトラン
ジスタQ5のコレクタとベース及びPNPトランジスタQ6の
ベースを接続し、PNPトランジスタQ5のコレクタと共通
端子P4との間に抵抗R4と同R5を直列に接続し、入力端子
P3と抵抗R4の抵抗R5側の接続点との間に交流信号をバイ
パスするための容量C3と接続した構成をもち、PNPトラ
ンジスタQ6のコレクタから電子スイッチ21と放電防止回
路22の接続点に定電流を供給する。
5及び同Q6のエミッタを入力端子P3に接続し、PNPトラン
ジスタQ5のコレクタとベース及びPNPトランジスタQ6の
ベースを接続し、PNPトランジスタQ5のコレクタと共通
端子P4との間に抵抗R4と同R5を直列に接続し、入力端子
P3と抵抗R4の抵抗R5側の接続点との間に交流信号をバイ
パスするための容量C3と接続した構成をもち、PNPトラ
ンジスタQ6のコレクタから電子スイッチ21と放電防止回
路22の接続点に定電流を供給する。
電子スイッチ21はPNPトランジスタQ19により構成され、
放電防止回路22はPNPトランジスタQ20により構成されて
おり、PNPトランジスタQ19と同Q20のエミッタは共通に
接続され、定電流回路17のPNPトランジスタQ6のコレク
タに接続される。PNPトランジスタQ19及び同Q20のベー
スはそれぞれ、比較制御回路20とともにバイアス回路19
に接続され、PNPトランジスタQ19及び同Q20のコレクタ
はそれぞれ、共通端子P4及び定電圧出力端子P5に接続さ
れている。
放電防止回路22はPNPトランジスタQ20により構成されて
おり、PNPトランジスタQ19と同Q20のエミッタは共通に
接続され、定電流回路17のPNPトランジスタQ6のコレク
タに接続される。PNPトランジスタQ19及び同Q20のベー
スはそれぞれ、比較制御回路20とともにバイアス回路19
に接続され、PNPトランジスタQ19及び同Q20のコレクタ
はそれぞれ、共通端子P4及び定電圧出力端子P5に接続さ
れている。
定電圧出力回路23はツェナーダイオードZ2と容量C4が並
列に接続された構成をもち、ツェナダイオードZ2のアノ
ードは共通端子P4、カソードは定電圧出力端子P5に接続
されている。
列に接続された構成をもち、ツェナダイオードZ2のアノ
ードは共通端子P4、カソードは定電圧出力端子P5に接続
されている。
電流バイパス回路18はPNPトランジスタQ7のエミッタに
抵抗R6が接続された構成をもち、抵抗R6の他端は定電流
回路のPNPトランジスタQ7のコレクタに接続され、PNPト
ランジスタQ5のコレクタは共通端子P4に、ベースは抵抗
R4とR5の共通接続点に接続されている。
抵抗R6が接続された構成をもち、抵抗R6の他端は定電流
回路のPNPトランジスタQ7のコレクタに接続され、PNPト
ランジスタQ5のコレクタは共通端子P4に、ベースは抵抗
R4とR5の共通接続点に接続されている。
比較制御回路20は定電流源のPNPトランジスタQ10と、コ
ンパレータを構成するPNPトランジスタQ11,Q12,Q13,Q14
と、カレンンミラーを構成するNPNトランジスタQ15,Q1
6,Q17,Q18及びバイアス調整のための抵抗R9,R10とで構
成されており、PNPトランジスタQ10のエミッタは入力端
子P3に、ベースは定電流回路17のPNPトランジスタQ5の
ベースに、コレクタはPNPトランジスタQ11と同Q12のエ
ミッタに、それぞれ、接続され、PNPトランジスタQ11及
び同Q12のコレクタはそれぞれNPNトランジスタQ15及び
同Q16のコレクタに接続され、PNPトランジスタQ11及び
同Q12のベースはそれぞれ、PNPトランジスタQ13及び同Q
14のエミッタに接続され、PNPトランジスタQ13及び同Q1
4のコレクタは共に共通端子P4に接続され、PNPトランジ
スタQ13のベースは定電流回路の抵抗R4とR5との共通接
続点に接続され、PNPトランジスタQ14のベースはバイア
ス調整のための抵抗R9とR10との共通接続点に接続さ
れ、バイアス調整のための抵抗R9をR10は、定電圧出力
端子R5と共通端子P4との間に直列に接続され、カレント
ミラーを構成するNPNトランジスタQ15,Q16,Q17,Q18のエ
ミッタは共に共通端子P4に接続され、NPNトランジスタQ
15,Q16はそれぞれベースとコレクタが共通に接続され、
NPNトランジスタQ15,Q16のコレクタはそれぞれPNPトラ
ンジスタQ11,Q12のコレクタに接続され、NPNトランジス
タQ17,Q18のベースはそれぞれNPNトランジスタQ16,Q15
のベースに接続され、NPNトランジスタQ17,Q18のコレク
タはそれぞれ、PNPトランジスタQ20,Q19のベースに接続
される。
ンパレータを構成するPNPトランジスタQ11,Q12,Q13,Q14
と、カレンンミラーを構成するNPNトランジスタQ15,Q1
6,Q17,Q18及びバイアス調整のための抵抗R9,R10とで構
成されており、PNPトランジスタQ10のエミッタは入力端
子P3に、ベースは定電流回路17のPNPトランジスタQ5の
ベースに、コレクタはPNPトランジスタQ11と同Q12のエ
ミッタに、それぞれ、接続され、PNPトランジスタQ11及
び同Q12のコレクタはそれぞれNPNトランジスタQ15及び
同Q16のコレクタに接続され、PNPトランジスタQ11及び
同Q12のベースはそれぞれ、PNPトランジスタQ13及び同Q
14のエミッタに接続され、PNPトランジスタQ13及び同Q1
4のコレクタは共に共通端子P4に接続され、PNPトランジ
スタQ13のベースは定電流回路の抵抗R4とR5との共通接
続点に接続され、PNPトランジスタQ14のベースはバイア
ス調整のための抵抗R9とR10との共通接続点に接続さ
れ、バイアス調整のための抵抗R9をR10は、定電圧出力
端子R5と共通端子P4との間に直列に接続され、カレント
ミラーを構成するNPNトランジスタQ15,Q16,Q17,Q18のエ
ミッタは共に共通端子P4に接続され、NPNトランジスタQ
15,Q16はそれぞれベースとコレクタが共通に接続され、
NPNトランジスタQ15,Q16のコレクタはそれぞれPNPトラ
ンジスタQ11,Q12のコレクタに接続され、NPNトランジス
タQ17,Q18のベースはそれぞれNPNトランジスタQ16,Q15
のベースに接続され、NPNトランジスタQ17,Q18のコレク
タはそれぞれ、PNPトランジスタQ20,Q19のベースに接続
される。
バイアス回路19はNPNトランジスタQ8と同Q9のそれぞれ
のコレクタを共通接続し、この接続点と入力端子P3の間
に直列接続した抵抗R7とR8及び入力端子R3側をアノード
とするダイオードD1を接続し、NPNトランジスタQ8とQ9
のベースを共に抵抗R7とR8との共通接続点に接続し、NP
NトランジスタQ8及びQ9のエミッタをそれぞれPNPトラン
ジスタQ19及びQ20のベースに接続している。
のコレクタを共通接続し、この接続点と入力端子P3の間
に直列接続した抵抗R7とR8及び入力端子R3側をアノード
とするダイオードD1を接続し、NPNトランジスタQ8とQ9
のベースを共に抵抗R7とR8との共通接続点に接続し、NP
NトランジスタQ8及びQ9のエミッタをそれぞれPNPトラン
ジスタQ19及びQ20のベースに接続している。
第２図を用いて、本発明の作用を説明する。
端子P3に直流電圧ＶＬを印加した場合、ＶＬ−ＩＬ特性
は以下のようになる。
は以下のようになる。
（５），（６），（７）式で表わされるＶＬ−ＩＬ特性
の一例を第５図の実線11bで示す。実線11bのＡ点は の点であり、ＶＬ−ＩＬ特性が折れ線となる点である。
Ａ点はR5/R4により、また のときのＶＬ−ＩＬ特性の傾きはR4/R6で自由に設定で
きる。
の一例を第５図の実線11bで示す。実線11bのＡ点は の点であり、ＶＬ−ＩＬ特性が折れ線となる点である。
Ａ点はR5/R4により、また のときのＶＬ−ＩＬ特性の傾きはR4/R6で自由に設定で
きる。
これにより従来回路の第１の問題点が容易に解決でき、
また、抵抗R5を2KΩより充分大きく設定できるため、端
子P3−P4から見た特性インピーダンス（ｖＬ/iＬ）を低
下させないことと、トランジスタQ5と同Q6のエミッタ面
積比Ｎを小さく設定でき、素子面積を小さくできるとい
う利点が生じる。
また、抵抗R5を2KΩより充分大きく設定できるため、端
子P3−P4から見た特性インピーダンス（ｖＬ/iＬ）を低
下させないことと、トランジスタQ5と同Q6のエミッタ面
積比Ｎを小さく設定でき、素子面積を小さくできるとい
う利点が生じる。
次に、交流特性について説明する。
直流電圧ＶＬに交流電圧ｖＬ sin wtに重畳された電圧
が端子P3−P4間に印加された場合、定電流回路のPNPト
ランジスタQ6及び放電防止回路のPNPトランジスタQ20が
飽和し定電圧回路23に電流が流れなくなる期間が生じ
る。第３図に各トランジスタの飽和電圧を0.2Vと仮定
し、ＶＬ＝3V,vＬ＝3VPPとしたときの第２図の回路の各
ノードの電位を示した。。図中でt2の期間が定電圧回路
23に電流が流れなくなる期間である。t2の期間は電子ス
イッチのPNPトランジスタQ19を通して電流が端子P4にバ
イパスされる。この様にして交流波形のクリップを防止
している。この際、PNPトランジスタQ20のベース電流を
切ることによって、PNPトランジスタQ20が逆方向トラン
ジスタとして働くことを防止している。期間t1はPNPト
ランジスタQ20が閉じ期間t2はPNPトランジスタQ19が閉
じるように、第３図の実線26及び27に示したごとく、比
較制御回路20の入力を調整する。上記の様にして従来回
路の第３の問題点を解決している。
が端子P3−P4間に印加された場合、定電流回路のPNPト
ランジスタQ6及び放電防止回路のPNPトランジスタQ20が
飽和し定電圧回路23に電流が流れなくなる期間が生じ
る。第３図に各トランジスタの飽和電圧を0.2Vと仮定
し、ＶＬ＝3V,vＬ＝3VPPとしたときの第２図の回路の各
ノードの電位を示した。。図中でt2の期間が定電圧回路
23に電流が流れなくなる期間である。t2の期間は電子ス
イッチのPNPトランジスタQ19を通して電流が端子P4にバ
イパスされる。この様にして交流波形のクリップを防止
している。この際、PNPトランジスタQ20のベース電流を
切ることによって、PNPトランジスタQ20が逆方向トラン
ジスタとして働くことを防止している。期間t1はPNPト
ランジスタQ20が閉じ期間t2はPNPトランジスタQ19が閉
じるように、第３図の実線26及び27に示したごとく、比
較制御回路20の入力を調整する。上記の様にして従来回
路の第３の問題点を解決している。
また、バイアス回路により第２の問題点を解決してい
る。バイアス回路のダイオードD1により定電圧を発生さ
せ、その電圧を抵抗R7及びR8で分割し、エミッタホロア
Q8及びQ9で電圧を出力し、おのおの、電子スイッチ21及
び放電防止回路22に入力している。このことにより、第
３図の実線25で示した様に定電流回路のPNPトランジス
タQ6のコレクタ・エミッタ間の電位を一定に保ち、等価
的にアーリー電圧を大きくしている。このことにより、
PNPトランジスタQ6のアーリー効果による、端子P3−P4
からみた特性インピーダンスの低下を防いでいる。
る。バイアス回路のダイオードD1により定電圧を発生さ
せ、その電圧を抵抗R7及びR8で分割し、エミッタホロア
Q8及びQ9で電圧を出力し、おのおの、電子スイッチ21及
び放電防止回路22に入力している。このことにより、第
３図の実線25で示した様に定電流回路のPNPトランジス
タQ6のコレクタ・エミッタ間の電位を一定に保ち、等価
的にアーリー電圧を大きくしている。このことにより、
PNPトランジスタQ6のアーリー効果による、端子P3−P4
からみた特性インピーダンスの低下を防いでいる。
第２図の回路において、R4＝8.2KΩ,R5＝10KΩ,R6＝620
Ω,R7＝4.3KΩ,R8＝3KΩR9＝15.4KΩ,R10＝10KΩ,C3＝2
2μF,C4＝47μF,Z2のツェナー電圧＝2V、Q5とQ6のエミ
ッタ面積比を1:24に設定して実施した結果、ＶＬ−ＩＬ
特性は第５図の実線11bが得られ、端子P3から見た特性
インピーダンスＩＬ＝100mAで5KΩであり、ＶＬ（sat）
＝1Vであり、また放電防止回路によるV0の低下無しとい
う良好な結果を得た。
Ω,R7＝4.3KΩ,R8＝3KΩR9＝15.4KΩ,R10＝10KΩ,C3＝2
2μF,C4＝47μF,Z2のツェナー電圧＝2V、Q5とQ6のエミ
ッタ面積比を1:24に設定して実施した結果、ＶＬ−ＩＬ
特性は第５図の実線11bが得られ、端子P3から見た特性
インピーダンスＩＬ＝100mAで5KΩであり、ＶＬ（sat）
＝1Vであり、また放電防止回路によるV0の低下無しとい
う良好な結果を得た。
発明の効果 本発明によると、次のような効果が顕著にみられる。
ＶＬ−ＩＬ特性を自由に設定でき、低い耐圧のプロセ
スを採用できる。
スを採用できる。
容易に高い特性インピーダンスを実現できる。
定電力出力端子の交流信号によるリップルを減小で
き、安定した電源が得られる。
き、安定した電源が得られる。
従来回路と比較して、半導体集積化した場合、小チッ
プ化できる。
プ化できる。
３つの問題点を総合的に対策することにより、合理的
な回路を構成できる。
な回路を構成できる。
第１図は本発明の電話回路の電源回路のブロック図、第
２図は本発明の一実施例を示す回路図、第３図は本発明
の一実施例の主要なノードの電圧波形を示す図、第４図
は電話機の概略の構成図、第５図は電話機及び通話回路
が要求される直流特性を示す図、第６図は通話回路の電
源回路の従来例のブロック図、第７図は第６に示したブ
ロック図の回路図、第８図は第７図の回路の主要ノード
の電圧波形を示す図である。 P1,P2……電話機の入力端子、P3……通話回路の入力端
子、P4……通話回路の共通端子、P5……定電圧出力端
子、1,2……線路、３……ダイオードブリッジ、６……
通話回路、7,8,9,10,11a,11b……ＶＬ（Ｖ′Ｌ）−ＩＬ
特性の直線、13,21……電子スイッチ、14,22……放電防
止回路、15,23……定電圧回路、16,20……比較制御回
路、12,17……定電流回路、18……電流バイパス回路、1
9……バイアス回路、24,25,26,27……電圧波形、C1,C2,
C3,C4……コンデンサ、R1〜R10……抵抗、Z1,Z2……ツ
ェナーダイオード、D1……ダイオード、Q1,Q2,Q3,Q4,Q
5,Q6,Q7,Q10,Q11,Q12,Q13,Q14,Q19,Q20……PNPトランジ
スタ、Q8,Q9,Q16,Q17,Q18……NPNトランジスタ。
２図は本発明の一実施例を示す回路図、第３図は本発明
の一実施例の主要なノードの電圧波形を示す図、第４図
は電話機の概略の構成図、第５図は電話機及び通話回路
が要求される直流特性を示す図、第６図は通話回路の電
源回路の従来例のブロック図、第７図は第６に示したブ
ロック図の回路図、第８図は第７図の回路の主要ノード
の電圧波形を示す図である。 P1,P2……電話機の入力端子、P3……通話回路の入力端
子、P4……通話回路の共通端子、P5……定電圧出力端
子、1,2……線路、３……ダイオードブリッジ、６……
通話回路、7,8,9,10,11a,11b……ＶＬ（Ｖ′Ｌ）−ＩＬ
特性の直線、13,21……電子スイッチ、14,22……放電防
止回路、15,23……定電圧回路、16,20……比較制御回
路、12,17……定電流回路、18……電流バイパス回路、1
9……バイアス回路、24,25,26,27……電圧波形、C1,C2,
C3,C4……コンデンサ、R1〜R10……抵抗、Z1,Z2……ツ
ェナーダイオード、D1……ダイオード、Q1,Q2,Q3,Q4,Q
5,Q6,Q7,Q10,Q11,Q12,Q13,Q14,Q19,Q20……PNPトランジ
スタ、Q8,Q9,Q16,Q17,Q18……NPNトランジスタ。
Claims (7)
- 【請求項１】入力端子，共通端子及び定電圧出力端子を
有し、前記入力端子と前記定電圧出力端子との間に定電
流回路と放電防止回路とを直列に接続し、前記定電圧出
力端子と前記共通端子の間に定電圧回路を接続し、前記
定電流回路の前記放電防止回路側接続点と前記共通端子
との間に電子スイッチを接続した構成を具備し、且つ、
前記定電流回路と前記共通端子との間に電流バイパス回
路を接続し、前記入力端子と前記共通端子との間に、前
記電子スイッチ及び前記放電防止回路の開閉を制御する
ための電流信号を作る比較制御回路及び前記定電流回路
に印加される電圧を直流電圧にするためのバイアス回路
を有し、前記定電流回路及び前記定電圧出力端子を前記
比較制御回路に接続したことを特徴とする電話機通話回
路の電源回路。 - 【請求項２】第1,第２のPNPトランジスタの各エミッタ
を入力端子に接続し、且つ第１のPNPトランジスタのコ
レクタとベースおよび第２のPNPトランジスタのベース
を接続し、第１のPNPトランジスタのコレクタと共通端
子間に第1,第２の抵抗を直列接続し、上記入力端子と第
1,第２の抵抗間の接続点との間に交流バイパスするため
の第１の容量を接続し、且つ第２のPNPトランジスタの
コレクタから電子スイッチおよび放電防止回路の共通接
続点に接続した構成の定電流回路を具備した特許請求の
範囲第１項記載の電話機通話回路の電源回路。 - 【請求項３】電子スイッチおよび放電防止回路をエミッ
タを共通した第3,第４のPNPトランジスタにより構成
し、且つ該エミッタを定電流回路の第２のPNPトランジ
スタのコレクタに接続し、且つ第3,第４のPNPトランジ
スタのベースを、それぞれ比較制御回路およびバイアス
回路に接続し、且つ第3,第４のPNPトランジスタの各コ
レクタを、それぞれ共通端子および定電圧出力端子に接
続したことを特徴とする特許請求の範囲第１項記載の電
話機通話回路の電源回路。 - 【請求項４】定電圧回路をツェナーダイオードと容量の
並列回路で構成し、且つ前記ツェナーダイオードのアノ
ードを共通端子に、カソードを定電圧端子に接続したこ
とを特徴とする特許請求の範囲第１項記載の電話機通話
回路の電源回路。 - 【請求項５】第５のPNPトランジスタのエミッタに、第
３の抵抗を接続した構成を有し、第３の抵抗の他端を定
電流回路内の第１のPNPトランジスタのコレクタに接続
し、またベースを第1,第２の抵抗の接続点に接続した構
成の電流バイパス回路を具備した特許請求の範囲第１項
記載の電話機通話回路の電源回路。 - 【請求項６】第６のPNPトランジスタといわゆるコンパ
レータを構成する第7,第8,第9,第10のPNPトランジスタ
と、いわゆるカレントミラーを構成する第1,第2,第3,第
４のNPNトランジスタおよびバイアス調整のための第4,
第５の抵抗で構成されており、前記第６のPNPトランジ
スタのエミッタを入力端子に、ベースを定電流回路の第
１のPNPトランジスタのベースに、コレクタを前記第7,
第８のPNPトランジスタのエミッタに接続し、前記第7,
第８のPNPトランジスタのコレクタを、それぞれ前記第
1,第２のNPNトランジスタのコレクタに接続し、前記第
7,第８のPNPトランジスタのベースをそれぞれ前記第9,
第10のPNPトランジスタのエミッタに接続し、前記第9,
第10のPNPトランジスタのコレクタを共に共通端子に接
続し、前記第９のPNPトランジスタのベースを定電流回
路の第１と第２の抵抗の接続点に接続し、前記第10のPN
Pトランジスタのベースをバイアス調整のための第4,第
５の抵抗の共通接続点に接続し、前記第4,第５の抵抗を
定電圧出力端子と共通端子との間に直列接続し、且つカ
レントミラーを構成する前記第1,第2,第3,第４のNPNト
ランジスタのエミッタを共通端子に接続し、前記第1,第
２のNPNトランジスタのベースとコレクタを共通接続
し、前記第1,第２のNPNトランジスタのコレクタを前記
第7,第８の各PNPトランジスタのコレクタに接続し、前
記第3,第４のNPNトランジスタのベースをそれぞれ前記
第1,第２のNPNトランジスタのベースに接続し、且つ、
コレクタをそれぞれ前記第3,第４のPNPトランジスタの
ベースに接続した構成の比較制御回路を具備した特許請
求の範囲第１項記載の電話機通話回路の電源回路。 - 【請求項７】第5,第６のNPNトランジスタのコレクタを
共通接続し、この接続点と入力端子間に、直列接続した
第6,第７の抵抗と、入力端子側をアノードとするダイオ
ードを接続し、前記第5,第６のNPNトランジスタのベー
スを共に前記第6,第７の抵抗の共通接続点に接続し、第
5,第６のNPNトランジスタのエミッタをそれぞれ第3,第
４のPNPトランジスタのベースに接続した構成のバイア
ス回路を具備した特許請求の範囲第１項記載の電話機通
話回路の電源回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP640385A JPH0681176B2 (ja) | 1985-01-17 | 1985-01-17 | 電話機通話回路の電源回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP640385A JPH0681176B2 (ja) | 1985-01-17 | 1985-01-17 | 電話機通話回路の電源回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61164358A JPS61164358A (ja) | 1986-07-25 |
| JPH0681176B2 true JPH0681176B2 (ja) | 1994-10-12 |
Family
ID=11637399
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP640385A Expired - Fee Related JPH0681176B2 (ja) | 1985-01-17 | 1985-01-17 | 電話機通話回路の電源回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0681176B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63268342A (ja) * | 1987-04-24 | 1988-11-07 | Pioneer Electronic Corp | 電話回線接続回路 |
-
1985
- 1985-01-17 JP JP640385A patent/JPH0681176B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61164358A (ja) | 1986-07-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |