JPH0681339B2 - Ｍｏｓデイジタル空間スイツチ回路 - Google Patents
Ｍｏｓデイジタル空間スイツチ回路Info
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- JPH0681339B2 JPH0681339B2 JP3251784A JP3251784A JPH0681339B2 JP H0681339 B2 JPH0681339 B2 JP H0681339B2 JP 3251784 A JP3251784 A JP 3251784A JP 3251784 A JP3251784 A JP 3251784A JP H0681339 B2 JPH0681339 B2 JP H0681339B2
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- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q3/00—Selecting arrangements
- H04Q3/42—Circuit arrangements for indirect selecting controlled by common circuits, e.g. register controller, marker
- H04Q3/52—Circuit arrangements for indirect selecting controlled by common circuits, e.g. register controller, marker using static devices in switching stages, e.g. electronic switching arrangements
- H04Q3/521—Circuit arrangements for indirect selecting controlled by common circuits, e.g. register controller, marker using static devices in switching stages, e.g. electronic switching arrangements using semiconductors in the switching stages
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Electronic Switches (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Description
【発明の詳細な説明】 （技術分野） 本発明は、スイッチマトリクスを内部に持つディジタル
空間スイッチLSIにおいて、高速でかつ消費電力の少な
いMOSスイッチ回路に関するものである。
空間スイッチLSIにおいて、高速でかつ消費電力の少な
いMOSスイッチ回路に関するものである。
（背景技術） 入線ｍ本，出線ｎ本の空間スイッチは、１つのスイッチ
素子をマトリックス状に配置して第１図の様に構成され
る。ここで、I1〜Imは入力回線群を、O1〜Onは出力回線
群を表わしており、Ｓはスイッチボックスをs11〜smnは
ｍ行ｎ列に配列されているスイッチ要素を示している。
このスイッチボックスに要求される機能は、 （１）入力回線群I1〜Imの任意の１つの入力信号を、出
力回線群I1〜Inのいずれにも選択的に伝送する手段こ
と、及び （２）前記入力回線を選択的に出力回線に接続するため
に、スイッチの開放，接続を選択的に行うことが基本で
ある。
素子をマトリックス状に配置して第１図の様に構成され
る。ここで、I1〜Imは入力回線群を、O1〜Onは出力回線
群を表わしており、Ｓはスイッチボックスをs11〜smnは
ｍ行ｎ列に配列されているスイッチ要素を示している。
このスイッチボックスに要求される機能は、 （１）入力回線群I1〜Imの任意の１つの入力信号を、出
力回線群I1〜Inのいずれにも選択的に伝送する手段こ
と、及び （２）前記入力回線を選択的に出力回線に接続するため
に、スイッチの開放，接続を選択的に行うことが基本で
ある。
一方、２つ以上の入力回線が同時に１つの出力回線に接
続されることはないことに注意する必要がある。
続されることはないことに注意する必要がある。
前記スイッチ機能を実現する手段として、電磁リレーを
用いて構成することが考えられるが、機械接点のため大
形で速度が遅く近年は集積回路で実現することが考えら
れている。
用いて構成することが考えられるが、機械接点のため大
形で速度が遅く近年は集積回路で実現することが考えら
れている。
第２図は単位となるスイッチ要素の概念図で入力回線Ii
を出力回線Ojに接続するか否かを制御信号Cijで制御す
るものである。
を出力回線Ojに接続するか否かを制御信号Cijで制御す
るものである。
第３図は第２図をCMOSトランジスタを用いて実現した例
であり、Q1はＰ−chトランジスタ、Q2はＮ−chトランジ
スタ、A1はインバータを示している。第３図において制
御信号Cijが“1"のとき、Q1,Q2が導通し、IiとOjが接続
される。一方、制御信号Cijが“0"のとき、Q1,Q2は非導
通となり、IiとOjは開放される。
であり、Q1はＰ−chトランジスタ、Q2はＮ−chトランジ
スタ、A1はインバータを示している。第３図において制
御信号Cijが“1"のとき、Q1,Q2が導通し、IiとOjが接続
される。一方、制御信号Cijが“0"のとき、Q1,Q2は非導
通となり、IiとOjは開放される。
第３図のスイッチ回路は１つの入力回線が同時に複数の
出力回線に接続される同報通信の場合問題がある。即
ち、ｎ本の出力回線が接続された場合、Iiを通して入力
データをO1〜Onに出力する必要がある。
出力回線に接続される同報通信の場合問題がある。即
ち、ｎ本の出力回線が接続された場合、Iiを通して入力
データをO1〜Onに出力する必要がある。
第１図を１チップのLSIとして設計する場合、O1〜Onの
出力配線の寄生容量は非常に大きく、Iiを通してデータ
を送出するドライバはこれらの負荷を高速に駆動しなけ
ればならない。また、同報通信の出力回線数が異なるた
びに、寄生容量が異なるため、送出される信号は遅延が
大きく異なることとなる。このため、ディジタル信号を
高速にかつ歪みを少なくスイッチングするスイッチ回路
としてハイインピーダンス状態を有する３値バッファを
用いる方が有利と考えられる。
出力配線の寄生容量は非常に大きく、Iiを通してデータ
を送出するドライバはこれらの負荷を高速に駆動しなけ
ればならない。また、同報通信の出力回線数が異なるた
びに、寄生容量が異なるため、送出される信号は遅延が
大きく異なることとなる。このため、ディジタル信号を
高速にかつ歪みを少なくスイッチングするスイッチ回路
としてハイインピーダンス状態を有する３値バッファを
用いる方が有利と考えられる。
第４図は３値バッファをスイッチ回路として用いるとき
の概念図を示す。第５図は代表的な３値バッファであ
り、B2は２入力NAND、B3はインバータ、B4は２入力NO
R、Q3はＰ−chトランジスタ、Q4はＮ−chトランジスタ
を示す。第５図において、制御信号Cijが“1"のとき、O
j＝Iiとなり等価的に入力回線Iiと出力回線Ojを接続し
たことになる。一方、Cijが“0"のときQ3,Q4が共に非導
通となり、ハイインピーダンス状態となる。この状態は
等価的に、IiとOjを開放したことになる。第５図の３値
バッファでは、入力回線の負荷としては、B2,B4の入力
容量のｎ倍及びIiの１本の配線容量である。この値は、
同報通信，通常の通信とを問わず常に一定であり、Iiを
通してデータを送出するドライバに取つて、第３図のス
イッチ回路で同報通信を行う場合に比較してはるかに負
荷は小さくなる。しかし第５図の３値バッファを高速化
し数10Mb/sものデータを処理するディジタル空間スイッ
チLSIのスイッチ回路として用いる場合、Ojの負荷容量
が問題となる。即ち、Ojには第６図に示すようにＰ−ch
トランジスタ,N−chトランジスタのドレインの接合容量
（D11j,D21j,…,D1mj,D2nj）が負荷容量として付いてお
り、いまsijのスイッチ回路がIiとOjを接続した状態に
あるとき、O3及びO4はOjについている負荷容量を高速に
充放電しなければならない。特にm,n≧16のような大規
模空間スイッチLSIを想定した場合、単にQ3及びQ4のチ
ャネル幅を大きくしても、それにつれて接合容量も増加
してしまうため高速化は頭打ちとなる。
の概念図を示す。第５図は代表的な３値バッファであ
り、B2は２入力NAND、B3はインバータ、B4は２入力NO
R、Q3はＰ−chトランジスタ、Q4はＮ−chトランジスタ
を示す。第５図において、制御信号Cijが“1"のとき、O
j＝Iiとなり等価的に入力回線Iiと出力回線Ojを接続し
たことになる。一方、Cijが“0"のときQ3,Q4が共に非導
通となり、ハイインピーダンス状態となる。この状態は
等価的に、IiとOjを開放したことになる。第５図の３値
バッファでは、入力回線の負荷としては、B2,B4の入力
容量のｎ倍及びIiの１本の配線容量である。この値は、
同報通信，通常の通信とを問わず常に一定であり、Iiを
通してデータを送出するドライバに取つて、第３図のス
イッチ回路で同報通信を行う場合に比較してはるかに負
荷は小さくなる。しかし第５図の３値バッファを高速化
し数10Mb/sものデータを処理するディジタル空間スイッ
チLSIのスイッチ回路として用いる場合、Ojの負荷容量
が問題となる。即ち、Ojには第６図に示すようにＰ−ch
トランジスタ,N−chトランジスタのドレインの接合容量
（D11j,D21j,…,D1mj,D2nj）が負荷容量として付いてお
り、いまsijのスイッチ回路がIiとOjを接続した状態に
あるとき、O3及びO4はOjについている負荷容量を高速に
充放電しなければならない。特にm,n≧16のような大規
模空間スイッチLSIを想定した場合、単にQ3及びQ4のチ
ャネル幅を大きくしても、それにつれて接合容量も増加
してしまうため高速化は頭打ちとなる。
これに対し、第７図はスイッチ要素の３値バッファをフ
ッフアGijとトランスファゲートTijとから構成した例で
あり、 Q7,Q8はIiとOjとの接続，開放を制御するトランスファ
ゲートで、Q5,Q6はOjに対して充電あるいは放電するた
めのインバータである。この場合、 となり反転信号が得られる。この構成の場合、Q7,Q8の
チャネル幅をむやみに小さくすることはトランスファゲ
ートのコンダクタンスの低下を招き高速化に影響してく
るがQ7,Q8を適当なチャネル幅に抑えることでOjの負荷
容量成分となるQ7,Q8の接合容量の増加を抑え、Q5,Q6の
チャネル幅を増大して駆動力を増すことで、第５図の回
路に比べて高速化を図ることは容易である。
ッフアGijとトランスファゲートTijとから構成した例で
あり、 Q7,Q8はIiとOjとの接続，開放を制御するトランスファ
ゲートで、Q5,Q6はOjに対して充電あるいは放電するた
めのインバータである。この場合、 となり反転信号が得られる。この構成の場合、Q7,Q8の
チャネル幅をむやみに小さくすることはトランスファゲ
ートのコンダクタンスの低下を招き高速化に影響してく
るがQ7,Q8を適当なチャネル幅に抑えることでOjの負荷
容量成分となるQ7,Q8の接合容量の増加を抑え、Q5,Q6の
チャネル幅を増大して駆動力を増すことで、第５図の回
路に比べて高速化を図ることは容易である。
一方、第５図のスイッチ回路も同様であるが、第７図の
スイッチ回路はCMOSであるためダイナミックパワーしか
消費しないが、高速動作をさせると著しく電力消費が大
きくなるという問題がある。それは、スイッチ回路の個
数がｍ×ｎ個あり、入力回線I1〜Imは常に高速に“1",
“0"のデータをスイッチ回路に入力しており、結局ｍ×
ｎ個のQ5,Q6からなるインバータがダイナミックパワー
を消費していることになる。ｍやｎの値は16ないしは32
等の値が使用され、１つのLSI中のスイッチ回路の数も
膨大となつており、スイッチ要素単体で消費する電力は
わずかでも、すぐに1Wを越える状況が存在する。
スイッチ回路はCMOSであるためダイナミックパワーしか
消費しないが、高速動作をさせると著しく電力消費が大
きくなるという問題がある。それは、スイッチ回路の個
数がｍ×ｎ個あり、入力回線I1〜Imは常に高速に“1",
“0"のデータをスイッチ回路に入力しており、結局ｍ×
ｎ個のQ5,Q6からなるインバータがダイナミックパワー
を消費していることになる。ｍやｎの値は16ないしは32
等の値が使用され、１つのLSI中のスイッチ回路の数も
膨大となつており、スイッチ要素単体で消費する電力は
わずかでも、すぐに1Wを越える状況が存在する。
（発明の課題） 本発明はこれらの欠点を解決するため、開放状態のスイ
ッチ回路において、ダイナミックな電力を消費しないよ
うに工夫して高速性を保ちつつ低消費電力化したもの
で、以下図面について詳細に説明する。
ッチ回路において、ダイナミックな電力を消費しないよ
うに工夫して高速性を保ちつつ低消費電力化したもの
で、以下図面について詳細に説明する。
（発明の構成および作用） 第８図は本発明の第１の実施例であつて、Q5,Q7,Q9の３
つのＰ−chトランジスタとQ6,Q8,Q10,Q11の４つのＮ−c
hトランジスタとから構成されている。ここでQ5,Q6,Q11
はバッファGijを、Q7,Q8,Q9,Q10はトランスファゲートT
ijを構成している。第７図との相異点はQ11が直列に接
続されているところであり、このトランジスタに制御信
号Cijが入つている。空間スイッチの動作を考えると、
第１図のｍ×ｎ個のスイッチ素子のうち制御信号が“1"
となるスイッチ素子数ＮはＮ≦min（n,m）であり、全体
のスイッチ素子の個数に比べ1/nあるいは1/m以下と非常
に少ない。第８図のQ11はCijが“0"の場合Gijの出力を
一定値（この場合“1"）に設定し、Q5,Q6,Q11を通過し
て流れるダイナミックな電流の経路を遮断する役目を果
す。このため、Q5,Q6,Q11で消費される電力は極めて小
さくなる。第７図のスイッチ回路に比べOjに蓄えられた
電荷を入力データに従つて放電させる場合、第８図のス
イッチ回路はQ7,Q8,Q6,Q11の経路をとる必要があり、放
電の速度が低下する恐れがあるが、一般にMOSの回路は
放電は速いこと、制御信号Cijは保持メモリの出力でこ
ちらは高速動作が要求されず、Q11のチャネル幅は充大
きく出来ることにより放電速度は遜色がない。
つのＰ−chトランジスタとQ6,Q8,Q10,Q11の４つのＮ−c
hトランジスタとから構成されている。ここでQ5,Q6,Q11
はバッファGijを、Q7,Q8,Q9,Q10はトランスファゲートT
ijを構成している。第７図との相異点はQ11が直列に接
続されているところであり、このトランジスタに制御信
号Cijが入つている。空間スイッチの動作を考えると、
第１図のｍ×ｎ個のスイッチ素子のうち制御信号が“1"
となるスイッチ素子数ＮはＮ≦min（n,m）であり、全体
のスイッチ素子の個数に比べ1/nあるいは1/m以下と非常
に少ない。第８図のQ11はCijが“0"の場合Gijの出力を
一定値（この場合“1"）に設定し、Q5,Q6,Q11を通過し
て流れるダイナミックな電流の経路を遮断する役目を果
す。このため、Q5,Q6,Q11で消費される電力は極めて小
さくなる。第７図のスイッチ回路に比べOjに蓄えられた
電荷を入力データに従つて放電させる場合、第８図のス
イッチ回路はQ7,Q8,Q6,Q11の経路をとる必要があり、放
電の速度が低下する恐れがあるが、一般にMOSの回路は
放電は速いこと、制御信号Cijは保持メモリの出力でこ
ちらは高速動作が要求されず、Q11のチャネル幅は充大
きく出来ることにより放電速度は遜色がない。
第９図は本発明の第２の実施例であつて、トランスファ
ゲートをQ8のＮ−chトランジスタ１個で作成したもの
で、Ojへの出力電圧が（VDD−Vth）以下となりマージン
が少なくなるが、波形再成回路FIjを列ごとにｎ回路分
用いることで簡単に出力電圧をVDDに引き上げることが
可能である。なお、VDDは電源電圧をVthはＮ−chトラン
ジスタの閾値電圧を示す。一方、Ojの寄生容量はQ7の接
合容量のｍ倍分削減できること、Q7,Q9,Q10のトランジ
スタが不要で、スイッチ回路の面積低減につながること
等の利点があり、第８図に比べてさらに高速動作が可能
となる。また、波形再生回路FIjはＰ−chトランジスタ
のチャネル幅とＮ−chトランジスタのチャネル幅の比を
変えることにより論理閾値を変化させたインバータで簡
単に作成できる。
ゲートをQ8のＮ−chトランジスタ１個で作成したもの
で、Ojへの出力電圧が（VDD−Vth）以下となりマージン
が少なくなるが、波形再成回路FIjを列ごとにｎ回路分
用いることで簡単に出力電圧をVDDに引き上げることが
可能である。なお、VDDは電源電圧をVthはＮ−chトラン
ジスタの閾値電圧を示す。一方、Ojの寄生容量はQ7の接
合容量のｍ倍分削減できること、Q7,Q9,Q10のトランジ
スタが不要で、スイッチ回路の面積低減につながること
等の利点があり、第８図に比べてさらに高速動作が可能
となる。また、波形再生回路FIjはＰ−chトランジスタ
のチャネル幅とＮ−chトランジスタのチャネル幅の比を
変えることにより論理閾値を変化させたインバータで簡
単に作成できる。
第10図はバッファGijとして第９図の回路にＰ−chトラ
ンジスタQ12とＮ−chトランジスタQ13を挿入したスイッ
チ回路である。第９図の場合、Q5,Q6は大きな負荷容量
を持つ出力回線Ojの充放電を高速に行なわなければなら
ないためチャネル幅は大きくする必要がある。このた
め、入力回線Iiを駆動するドライバにとつて、Q5,Q6の
ゲート容量のｎ回路分もの大容量を駆動しなければなら
ない。そこで、第10図のように、Q5,Q6,Q11をプリアン
プ、Q12,Q13をメインアンプとして使用し、Q5,Q6,Q11は
Q12,Q13のゲート容量１回路分駆動できるチャネル幅に
しておけばIiを駆動するドライバの負荷は極端に低減で
きる。第10図の場合Oj＝Iiとなり、第９図の場合 とデータが反転するのと異なり、正転出力が得られる。
トランスファゲートTijがハイインピーダンスのとき、
バッファGijの出力は、“0"という一定値を保つ。ま
た、第10図のQ11の役割は第９図のQ11と同様、開放とな
る多数のスイッチ回路でダイナミックパワーが消費され
るのを防止する意味を持つ。第10図では、Q5,Q6,Q11を
用いて節電形式が達成させており、Q12,Q13から構成さ
れるインバータを同様の節電形式に変更する必要はな
い。そのため、第10図の形式は第９図の形式に比べ、Oj
の放電がさらに容易となる。
ンジスタQ12とＮ−chトランジスタQ13を挿入したスイッ
チ回路である。第９図の場合、Q5,Q6は大きな負荷容量
を持つ出力回線Ojの充放電を高速に行なわなければなら
ないためチャネル幅は大きくする必要がある。このた
め、入力回線Iiを駆動するドライバにとつて、Q5,Q6の
ゲート容量のｎ回路分もの大容量を駆動しなければなら
ない。そこで、第10図のように、Q5,Q6,Q11をプリアン
プ、Q12,Q13をメインアンプとして使用し、Q5,Q6,Q11は
Q12,Q13のゲート容量１回路分駆動できるチャネル幅に
しておけばIiを駆動するドライバの負荷は極端に低減で
きる。第10図の場合Oj＝Iiとなり、第９図の場合 とデータが反転するのと異なり、正転出力が得られる。
トランスファゲートTijがハイインピーダンスのとき、
バッファGijの出力は、“0"という一定値を保つ。ま
た、第10図のQ11の役割は第９図のQ11と同様、開放とな
る多数のスイッチ回路でダイナミックパワーが消費され
るのを防止する意味を持つ。第10図では、Q5,Q6,Q11を
用いて節電形式が達成させており、Q12,Q13から構成さ
れるインバータを同様の節電形式に変更する必要はな
い。そのため、第10図の形式は第９図の形式に比べ、Oj
の放電がさらに容易となる。
もちろん、第10図においてトランスファゲートをＰ−c
h,N−chのトランジスタ２つで形成する変形（第８図の
形式と類似）も容易に類推できる。また、これまでの説
明はCMOS回路に限定してきたが、E/D MOS回路等でも同
様の考え方で低消費電力化が達成されることは明らかで
ある。
h,N−chのトランジスタ２つで形成する変形（第８図の
形式と類似）も容易に類推できる。また、これまでの説
明はCMOS回路に限定してきたが、E/D MOS回路等でも同
様の考え方で低消費電力化が達成されることは明らかで
ある。
（発明の効果） 以上説明したように、ｍ行ｎ列のスイッチ要素からなる
ディジタル空間スイッチに対し、各スイッチ要素のスイ
ッチ回路として本発明の回路を適用することで、大多数
の開放状態のスイッチ要素の消費電力を削減できること
から、ディジタル空間スイッチLSIの実現に際し、その
速度、消費電力の面で大きな利点である。
ディジタル空間スイッチに対し、各スイッチ要素のスイ
ッチ回路として本発明の回路を適用することで、大多数
の開放状態のスイッチ要素の消費電力を削減できること
から、ディジタル空間スイッチLSIの実現に際し、その
速度、消費電力の面で大きな利点である。
第１図はディジタル空間スイッチのスイッチマトリクス
の概念図、第２図はスイッチ要素の概念図、第３図は従
来のスイッチ回路、第４図はスイッチ要素として３値バ
ッファを用いるときの概念図、第５図は従来のスイッチ
回路、第６図は第５図の説明図、第７図は従来のスイッ
チ回路、第８図は本発明のスイッチ回路の第１の実施
例、第９図は本発明のスイッチ回路の第２の実施例、第
10図は本発明のスイッチ回路の第３の実施例である。 I1,I2,〜,Ii,Im……入力回線 O1,O2,〜,Oj,On……出力回線 Ｓ……スイッチマトリックス s11,〜,sij,〜smn……スイッチ要素 Cij……スイッチ要素制御信号 Gij……バッファ、Tij……トランスファゲート A1……インバータ、B1……３値バッファ B2……２入力NAND、B3……インバータ B4……２入力NOR D11j,D21j,D1mj,D2mj……PN接合ダイオード FIj……波形再成回路 Q1,Q3,Q5,Q7,Q9……Ｐ−ch MOSトランジスタ Q2,Q4,Q6,Q8,Q10,Q11,Q13……Ｎ−ch MOSトランジスタ
の概念図、第２図はスイッチ要素の概念図、第３図は従
来のスイッチ回路、第４図はスイッチ要素として３値バ
ッファを用いるときの概念図、第５図は従来のスイッチ
回路、第６図は第５図の説明図、第７図は従来のスイッ
チ回路、第８図は本発明のスイッチ回路の第１の実施
例、第９図は本発明のスイッチ回路の第２の実施例、第
10図は本発明のスイッチ回路の第３の実施例である。 I1,I2,〜,Ii,Im……入力回線 O1,O2,〜,Oj,On……出力回線 Ｓ……スイッチマトリックス s11,〜,sij,〜smn……スイッチ要素 Cij……スイッチ要素制御信号 Gij……バッファ、Tij……トランスファゲート A1……インバータ、B1……３値バッファ B2……２入力NAND、B3……インバータ B4……２入力NOR D11j,D21j,D1mj,D2mj……PN接合ダイオード FIj……波形再成回路 Q1,Q3,Q5,Q7,Q9……Ｐ−ch MOSトランジスタ Q2,Q4,Q6,Q8,Q10,Q11,Q13……Ｎ−ch MOSトランジスタ
Claims (3)
- 【請求項１】複数の入力回線と出力回線のスイッチマト
リクスの各交点を構成するスイッチ要素がMOSトランジ
スタをふくむ３値バッファで構成されるディジタル空間
スイッチ回路において、前記３値バッファが、スイッチ
要素への入力を入力とするバッファと、その出力を入力
とするトランスファゲートを有し、該ゲートの出力をス
イッチ要素の出力とし、スイッチ要素の開閉制御のため
の制御信号を前記バッファとトランスファゲートに入力
し、トランスファゲートの出力をハイインピーダンスと
するときの制御信号の値を用いてバッファの出力値を該
バッファの入力値にかかわらず一定値とすることを特徴
とするMOSディジタル空間スイッチ回路。 - 【請求項２】バッファを第１のＰチャネルMOSトランジ
スタと第１および第２のＮチャネルMOSトランジスタと
から構成し、第１のＰチャネルMOSトランジスタのゲー
トと第１のＮチャネルMOSトランジスタのゲートにバッ
ファの入力を接続し、第１のＰチャネルMOSトランジス
タのドレインと第１のＮチャネルMOSトランジスタのド
レインとを接続し該接続されたノードをバッファの出力
とし第１のＮチャネルMOSトランジスタのソースと第２
のＮチャネルMOSトランジスタのドレインとを接続し、
第１のＰチャネルMOSトランジスタのソースを電源に、
第２のＮチャネルMOSトランジスタのソースを接地に接
続し、第２のＮチャネルMOSトランジスタのゲートに制
御信号を接続し、制御信号が正論理で“0"のとき、トラ
ンスファゲートがハイインピーダンスとなることを特徴
とする特許請求の範囲第１項記載のMOSディジタル空間
スイッチ回路。 - 【請求項３】バッファを第１および第２のＰチャネルMO
Sトランジスタと第１から第３までのＮチャネルMOSトラ
ンジスタとから構成し、第１のＰチャネルMOSトランジ
スタのゲートと第１のＮチャネルMOSトランジスタのゲ
ートにバッファの入力を接続し，第一のＰチャネルMOS
トランジスタのドレインと第１のＮチャネルMOSトラン
ジスタのドレインと第２のＰチャネルMOSトランジスタ
のゲートと第３のＮチャネルMOSトランジスタのゲート
とを接続し、第２のＰチャネルMOSトランジスタのドレ
インと第３のＮチャネルMOSトランジスタのドレインと
を接続し、該接続されたノードをバッファの出力とし、
第１のＮチャネルMOSトランジスタのソースと第２のＮ
チャネルMOSトランジスタのドレインとを接続し、第１
および第２のＰチャネルMOSトランジスタのソースを共
に電源に接続し、第２および第３のＮチャネルMOSトラ
ンジスタのソースを共に接地に接続し、制御信号が正論
理で“0"のとき、トランスファゲートがハイインピーダ
ンスとなることを特徴とする特許請求の範囲第１項記載
のMOSディジタル空間スイッチ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3251784A JPH0681339B2 (ja) | 1984-02-24 | 1984-02-24 | Ｍｏｓデイジタル空間スイツチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3251784A JPH0681339B2 (ja) | 1984-02-24 | 1984-02-24 | Ｍｏｓデイジタル空間スイツチ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60178792A JPS60178792A (ja) | 1985-09-12 |
| JPH0681339B2 true JPH0681339B2 (ja) | 1994-10-12 |
Family
ID=12361156
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3251784A Expired - Lifetime JPH0681339B2 (ja) | 1984-02-24 | 1984-02-24 | Ｍｏｓデイジタル空間スイツチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0681339B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0612875B2 (ja) * | 1984-04-25 | 1994-02-16 | 日本電気株式会社 | 入力回路 |
| JPH0789674B2 (ja) * | 1985-10-22 | 1995-09-27 | シ−メンス、アクチエンゲゼルシヤフト | 広帯域信号−結合装置 |
-
1984
- 1984-02-24 JP JP3251784A patent/JPH0681339B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60178792A (ja) | 1985-09-12 |
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