JPH0682325B2 - 情報処理装置のテスト容易化回路 - Google Patents

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、マイクロ命令制御を主体とする情報処理装
置のテスト容易化回路に関し、特に故障診断、不良解析
に有用なテスト容易化回路に関する。

（従来の技術） 大規模LSIのテスト容易化技術の１つにセルフテスト
（自己診断）がある。このセルフテストは、シグネチャ
解析を基本としており、線型帰還シフトレジスタ（LFS
R）等のテストデータ発生回路が外部からの開始指令に
したがってテストデータをテスト対象となる回路ブロッ
クに順次供給し、その回路ブロックからの出力結果をLF
SRからなるシグネチャ圧縮回路に格納してシグネチャ圧
縮する。このような一連の動作が終了すると、シグネチ
ャ圧縮されたテスト結果（シグネチャ）を予め用意して
おいた期待値と比較して良否を判定する。

このようなセルフテストにあっては、テスト対象の回路
ブロックが不良であるか否かをテスト結果と期待値のた
だ１回の比較により判別することが可能となり、一般に
高価なLSIテスターの使用時間を大幅に削減することが
でき、極めて経済的である。しかしながら、この場合、
テストの過程を外部から観測することはできないため、
不良が発生した場合には、どの時点でどのような不良が
発生したかといった不良に関する情報を外部から認識す
ることはできない。

このようなセルフテストが適用されたCISC（Complex In
struction Set Computer）タイプのマイクロプロセッサ
としては、例えば第３図に示すように構成されたものが
ある。

第３図に示す構成にあっては、内部バス１を介して相互
に接続され、μROM2のセルフテスト用マイクロプログラ
ム格納領域に格納されたセルフテスト用のマイクロ命令
をマイクロ命令デコーダ３によりデコードして得られる
制御信号により制御される複数の回路ブロック４は、こ
れらの回路ブロック４と同様に内部バス１に接続されて
マイクロ命令をデコードして得られる制御信号により制
御されるテストデータ発生回路５及びシグネチャ圧縮回
路６によってセルフテストされる。

このように、セルフテストに必要な構成をテスト対象の
回路ブロックと同様にマイクロ命令により制御可能とす
ることによって、テストに必要な構成のオーバーヘッド
を抑制して、多数の回路ブロックに対する複数のセルフ
テストを系統的に実現できる。

但し、実用的なインプリメントについては、基本的に回
路ブロックは通常動作用のマイクロ命令をテストの目的
に使用したテストマイクロ命令を利用してテストされる
ことになるが、一般に通常動作用のマイクロ命令は１ス
テップで各回路ブロックのごく一部の機能のみを使用す
るよう構成され、テストの目的のために最適化されてい
ないため、テストマイクロ命令は非常に多くのステップ
数を必要とし、全体をμROM2のテスト用マイクロ命令格
納領域に納めることが困難になってしまう。この問題
は、特に多くの高機能な回路ブロックを内蔵する最近の
CISCタイプマイクロプロセッサでは深刻であった。この
ため、第４図に示すように、μROM2とマイクロ命令レジ
スタ８の間にマルチプレクサ26（MUX1,MUX2,MUX3）を配
し、セルフテスト時は、レジスタ25を介してセルフテス
ト制御情報格納ROM23に格納されたセレクト信号によ
り、μROM2の代わりにマイクロループ命令等でカウント
動作するカウンタ22を選択できるようにする。そして各
回路ブロックのテストマイクロプログラムをマイクロル
ープ命令を使用する形にコーディングし、セルフテスト
全体をセルフテスト制御回路21によって制御する。以上
により、μROM内の１ステップのテストマイクロ命令
で、テスト対象の回路ブロックに対しては複数のテスト
マイクロ命令を供給することが可能となり、μROM内に
格納すべきテストマイクロ命令のステップ数を大幅に削
減し、実用的な範囲に抑えることができるようになる。
これに要するハードウェアの増加は小さい。こうして、
前述のような多くのメリットを有するマイクロ命令制御
セルフテストは、大規模なマイクロプロセッサに対して
も十分適用可能なものとなっている。

一方、大規模LSIにあっては、激烈な開発競争の状況下
において開発期間の短縮化が要求されている。この要求
を実現するためには、それぞれの機能ブロックを開発評
価した後にこれらの機能ブロックを本来の開発目標であ
る大規模LSIに組み込むのではなく、最初からLSI全体の
開発を行なう。このためには、LSIに組み込まれたそれ
ぞれの機能ブロックを、組み込まれた状態でほぼ独立し
た状態として効率的に評価しなければならない。したが
って、大規模LSI内のそれぞれの回路ブロックに対して
効率的な故障診断、不良解析を行なうテスト容易化技術
の重要性が高まってきている。

マイクロ命令で制御される回路ブロックを効率良く故障
診断、不良解析するマイクロプロセッサとしては、例え
ば第４図に示すように構成されたものがある。

第５図に示す構成にあっては、まず、初期設定として故
障診断対象となる回路ブロック７の動作を規定する命令
を含むマイクロ命令をスキャンチェーンからなるマイク
ロ命令レジスタ８にスキャン入力するとともに、故障診
断時に使用される回路ブロックと内部バス９とのインタ
ーフェース回路（またはインターフェース素子）10を選
択するための情報を故障診断用のスキャンチェーン11に
スキャン入力する。

その後、スキャン入力された情報は固定され、データピ
ン12から回路ブロック７へのテストデータの供給、マイ
クロ命令レジスタ８にスキャン入力されたマイクロ命令
をマイクロ命令デコーダ13によりデコードして得られる
制御信号による診断対象回路ブロックの動作及びその結
果の格納、格納された出力結果のデータピン12あるいは
アドレスピン14から外部への読出し、といった一連の動
作をTGEN回路15で生成される制御信号にしたがって行な
う。

このような一連の動作において、外部から所望のテスト
データを供給し、出力結果を外部に読出し観測すること
によって、故障診断、不良解析を十分に行なうに必要な
様々なテストデータをテスト対象回路に供給できるとと
もに、テストの過程も外部で観測できるようになり、有
効かつ十分な故障診断、不良解析を効率的に実施するこ
とが可能となる。

このようなセルフテスト及び故障診断、不良解析にあっ
て、セルフテストは効率的な出荷テストを実現するため
に極めて有効なテストとなる。しかし、その半面、効率
的な故障診断、不良解析には不向きであった。

すなわち、セルフテストは、上述したようにテスト結果
をシグネチャ圧縮されたデータ（シグネチャ）により判
定するので、テスト過程の情報はわずかしか得られな
い。さらに、チップ面積の増加に伴うコスト上昇を最小
限に抑えるためテスト回路の占有面積が極力抑えられる
ので、故障診断、不良解析に十分なテストデータを発生
できる回路を組み込むことは困難であった。特に、マイ
クロ命令制御によるセルフテストでは、テストデータ発
生回路が多くの種類のテスト対象回路ブロックで共有さ
れるため、上記問題は無視することができなかった。

また、テストデータは回路設計終了後に固定され変更は
ほとんどできないため、例えば量産時における出荷検査
のセルフテストにおいて、テストデータの変更や新たな
テストデータの追加等を行なうことは極めて困難であっ
た。

このようなセルフテストに対して、BILBO（Built-In Lo
gic Block Observer）方式のように入出力レジスタをス
キャン入出力可能な構成として、故障診断、不良解析も
可能にしたセルフテストがある。しかしながら、このよ
うなセルフテストにあっては、データがシリアルにスキ
ャン転送されることを基本としているため、故障診断、
不良解析の実施効率は低くなっている。このため、BILB
O方式は最近のマイクロプロセッサ内の回路ブロックの
ように、内部バスに接続される多ビット出力の多数の回
路ブロックにおける故障診断、不良解析を効率的に実行
するためのテストとしては、適しているとは言えない。

そこで、従来にあっては、セルフテストを実施する利点
があり、なおかつ故障診断、不良解析も必要な回路ブロ
ックに対しては、セルフテスト用の回路と故障診断、不
良解析用の回路をそれぞれ別々に設けるか、あるいは故
障診断、不良解析用の回路を出荷のためのテストにも転
用できるように構成し、セルフテスト用の回路を設けな
いといった２通りの対策のうちいずれかが採られてい
た。

しかしながら、前者の場合にあっては、テスト用回路に
多くの占有面積が必要になっていた。また、２種類のテ
スト用回路が組み込まれるため、テスト用回路は複雑に
なっていた。

一方、後者の場合にあっては、基本的にセルフテストに
適している回路ブロックに対してセルフテストの利点を
享受することができず、出荷検査時にあっても高価なLS
Iテスターをより長い時間使用せざるを得なかった。

（発明が解決しようとする課題） 以上説明したように、セルフテストの有用性及びセルフ
テスト対象ブロックの故障診断、不良解析の必要性は、
特に多くの回路ブロックがマイクロ命令で動作制御され
るマイクロプロセッサにとっては極めて高い。このた
め、従来のマイクロプロセッサにおけるテスト容易化手
法としては、前述した前者の対策が一般的に採られてい
た。

このため、テスト容易化回路を内蔵した従来のマイクロ
プロセッサにあっては、テスト用のハードウェア構成の
大型化及び複雑化を招き、チップ面積の縮小化及び設計
の容易化に悪影響を与えていた。

そこで、この発明は、上記に鑑みてなされたものであ
り、その目的とするところは、構成の大型化及び複雑化
を招くことなく、効率的に十分な故障診断、不良解析を
実施することが可能な情報処理装置のテスト容易化回路
を提供することにある。

［発明の構成］ （課題を解決するための手段） 上記目的を達成するために、この発明は、内部バスに接
続されてマイクロ命令制御される複数の被テスト回路の
第１のテストを、自己発生するテストデータを用いてマ
イクロ命令制御テストシーケンスにしたがって実行する
情報処理装置のテスト容易化回路にして、前記マイクロ
命令制御テストシーケンスによる前記被テスト回路の第
２のテストを指令する指令手段と、前記指令手段によっ
て第２のテストが指令された時に、前記装置に含まれて
前記内部バスに接続された並列入出力可能な第１の記憶
手段に対して、テストデータの外部からの入力及び前記
内部バスへの出力を前記マイクロ命令制御テストシーケ
ンスにしたがって制御するテストデータ供給制御手段
と、前記指令手段によって第２のテストが指令された時
に、前記装置に含まれて前記内部バスに接続された並列
入出力可能な第２の記憶手段に対して、前記内部バスか
らのテスト結果の入力及び外部への出力を前記マイクロ
命令制御テストシーケンスにしたがって制御するテスト
結果出力制御手段と、前記指令手段によって第２のテス
トが指令された時に、自己発生テストデータの前記内部
バスへの出力を禁止する禁止手段とから構成される。

（作用） 上記構成において、この発明は、内部バスに接続された
複数の被テスト回路の第１のテストを制御するマイクロ
命令制御テストシーケンスを用いて、テストデータの外
部からの供給及びテスト結果の外部への出力を並列デー
タ幅で一括して行ない、被テスト回路の第２のテストを
実行するようにしている。

（実施例） 以下、図面を用いてこの発明の実施例を説明する。

第１図はこの発明の一実施例に係わるテスト容易化回路
を含む情報処理装置の要部構成を示す図である。

第１図に示す実施例は、マイクロ命令により制御される
それぞれの回路ブロック間でのデータ転送が内部バスを
介して行なわれる情報処理装置において、マイクロ命令
により制御されるセルフテストの対象となる被テスト回
路ブロックの故障診断、不良解析を、セルフテスト用の
マイクロ命令制御シーケンスを実行させながら外部から
直接的に行なうようにしたものであり、セルフテスト用
の回路と故障診断、不良解析用の回路をそれぞれ別々に
構成した実施例である。

第１図に示す情報処理装置は、以下に示す４つの動作モ
ードを有している。

通常動作モード。この動作モードは、装置が本来の目
的とする動作を行なうモードである。

セルフテスト動作モード。この動作モードは、装置が
マイクロ命令制御によりセルフテストの対象となる回路
ブロックのセルフテストを行なうモードである。

故障診断、不良解析動作モード。この動作モードは、
セルフテストの対象となっている回路ブロックの故障診
断、不良解析を行なうモードである。

スキャン動作モード。この動作モードは、データのス
キャン入出力可能なフリップフロップ及びレジスタをス
キャン動作させるモードである。

このような動作モードにあって、スキャン動作モードは
他の動作モードに比して優先順位の高い動作モードであ
り、外部から与えられる制御信号により活性化されるス
キャン動作モード信号によって他の動作モードから強制
的に遷移させられる。

一方、スキャン動作モード以外の他の動作モードにあっ
ては、マイクロ命令制御ブロック１によって動作制御さ
れる。

マイクロ命令制御ブロック１は、マイクロ命令を格納し
ているμROM2と、このμROM2に格納されたマイクロ命令
を指定するアドレスが保持されるアドレスレジスタ（RA
R）３と、μROM2から読出されたマイクロ命令を保持す
る出力レジスタ（MIR）４を備えている。

出力レジスタ４に保持されたマイクロ命令はマイクロ命
令デコーダ（図示せず）に与えられて、活性化信号を含
む制御信号にデコードされる。これらの制御信号は、直
接あるいは論理ゲートを介して出力バッファ等の回路要
素や回路ブロックに与えられる。なお、これらの制御信
号は第１図中において「」でその入力を示している。
各々の回路ブロックや回路要素は、これらの制御信号及
びすぐ次に述べる信号Ｔ、信号DTに従って、通常動作
時、セルフテスト時及び故障診断、不良解析時に動作制
御される。

マイクロ制御ブロック１は、さらにフリップフロップ
（以下「F/F」と呼ぶ）5,6及び論理積（AND）ゲート７
を備えている。

F/F5,6は、スキャン動作モード以外の３つの動作モード
を規定する信号を保持する。F/F5にセットされて出力さ
れる信号を“T"とし、F/F6にセットされて出力される信
号を“DT"とすると、以下に示すような論理値によって
それぞれの動作モードが指定される。

Ｔ＝０ ：通常動作モード Ｔ＝1,DT＝0:セルフテスト動作モード Ｔ＝1,DT＝1:故障診断動作モード したがって、通常動作モード、セルフテスト動作モー
ド、故障診断動作モードは、それぞれ,T・▲▼,T
・DTとして表現される。

ここで、１つの信号（信号Ｔ）によって通常動作と、セ
ルフテスト動作及び故障診断、不良解析動作のテスト動
作を大別するようにしているが、これは、セルフテスト
時（故障診断時）にセルフテスト（故障診断）の対象外
の回路部分からの不確定な信号を受け付けないようにし
て、セルフテスト（故障診断）を確実に行なうようにす
るためであり、かつ、故障診断時にあってもセルフテス
トのマイクロ命令制御シーケンスを実行するので、両テ
スト動作を同一の信号Ｔで指定することによってハード
ウェア構成を少なくするためである。

F/F5は、外部から与えられるリセット信号にしたがって
“0"（−信号Ｔ）がセットされ、これにより通常動作が
開始される。また、上記リセット信号と適当な特定の外
部入力信号との組合せにより、F/F5には“1"（＝信号
Ｔ）がセットされてセルフテストが開始され、セルフテ
ストが終了すると、この終了によって“0"（＝信号Ｔ）
がセットされる。F/F6は、その出力信号DTが故障診断の
目的でのみ使用されることから、外部から与えられるリ
セット信号により“0"（＝信号DT）がセットされる。

また、F/F5,6は、RAR3及びMIR4とともに故障診断を開始
するための初期化を行なえるように、外部から与えられ
る制御信号によってスキャン動作可能に構成されてい
る。これにより、F/F5,6には、故障診断時には“1"（＝
信号T,信号DT）がスキャン動作によってセットされる。

ANDゲート７は、それぞれのF/F5,6の出力信号T,DTを入
力とし、故障診断動作モード信号を生成している。した
がって、ANDゲート７の出力信号が“0"レベルにあって
は、通常動作モードまたはセルフテスト動作モードを示
し、出力信号が“1"レベルにあっては故障診断動作モー
ドを示すことになる。

次に、セルフテスト動作に係わる構成を説明する。セル
フテスト動作に係わる構成としては、テストデータ発生
回路8,9、セルフテストの対象となる回路ブロック10及
びシグネチャ圧縮回路11を有している。

テストデータ発生回路８は、固定的なテストデータを格
納しているROMで構成されている。テストデータ発生回
路９は、マイクロ命令制御によりテストデータの初期値
を設定することが可能なシフトレジスタやLFSR等で構成
されており、様々な種類の回路ブロックのセルフテスト
に対応するために、マイクロ命令制御により指定される
複数種のテストデータ発生モードを有するように構成し
ても良い。テストデータ発生回路９は、マイクロ命令に
よりアクセスされる毎に１ビットシフトまたはフィード
バック動作を行ない、順次異なるテストデータを発生す
るように構成される。

テストデータ発生回路８では、格納されたテストデータ
が出力バッファ12を介して内部バス13に出力される。テ
ストデータ発生回路９では、内部バス13を介してテスト
データの初期値がセットされ、テストデータが出力バッ
ファ14を介して内部バス13に出力される。

内部バス13では、複数ビットのデータが一括して転送で
きるようになっている。したがって、内部バス13に接続
された回路ブロック及び回路要素における内部バス13を
介したデータ転送にあっては、データが内部バス13のデ
ータ幅で一括して転送される。

ここで、テストデータとして使用されるデータとして
は、テスト対象となる回路のデータパス部分をテストす
るための狭義のテストデータの他に、マイクロ命令シー
ケンスを初期化するための例えばマイクロ命令のループ
数、テストデータ発生回路９のテストデータ発生モード
および初期値、シグネチャ圧縮回路11の初期値等のデー
タ、各種フラグの初期化のためのデータ等、様々なもの
が存在する。セルフテストに使用されるマイクロ命令プ
ログラムを故障診断へ拡張適用するという観点からすれ
ば、これらのデータのいくつかはマイクロ命令により制
御可能なことが望ましく、例えばマイクロ命令ループ数
をセルフテストのものより十分大きく設定できれば、よ
り多くの（狭義の）テストデータにより回路ブロックの
故障診断を実施することが可能となる。

したがって、ここでは、これらのうち故障診断において
制御可能なことが望ましいものもテストデータとして含
めるものとしておく。一方、これらのデータを保持する
回路をスキャン動作可能な構成にして、故障診断の開始
前にスキャン動作により初期化するようにしても良い。

セルフテストの対象となる回路ブロック10は、ALU、シ
フタ等の演算回路、ROM、RAM等である。シグネチャ圧縮
回路11はLFSRにより構成され、内部バス13を介して回路
ブロック10から出力されたテスト結果をシグネチャ圧縮
して保持し、保持したシグネチャ（テストの累積結果）
を内部バス13に出力する。

次に、この発明の特徴となる故障診断、不良解析に係わ
る構成について説明する。故障診断、不良解析に係わる
構成としては、外部入力端子15、外部出力端子16、セレ
クタ回路17、レジスタ18,19、セレクタ回路20及び論理
ゲートを主要な構成としている。

外部入力端子15は、内部バス13のデータ幅と同じ数だけ
設けられており、故障診断時にテストデータが複数ビッ
ト幅で外部の例えばLSIテスタから一括して与えられる
端子である。外部出力端子16は、外部出力端子16と同様
に内部バス13のデータ幅と同じ数だけ設けられており、
故障診断結果を外部の例えばLSIテスタに与える端子で
ある。

なお、これらの端子としては、マイクロプロセッサ等の
情報処理装置にあってはデータ入力端子あるいはデータ
出力端子、又はアドレス端子が利用される。また、テス
トデータの入力及びテスト結果の出力が支障なく行なわ
れるようにすれば、上記両端子は入出力端子を利用する
ようにしてもよい。

セレクタ回路17は、それぞれの外部入力端子15を介して
与えられる並列のテストデータ、あるいは内部バス13か
ら与えられるデータを、故障診断動作モード信号（Ｔ・
DT）にしたがって選択する。セレクタ回路17は、故障診
断動作モード信号（T.DT）が“1"レベル状態となり故障
診断動作モードになると、外部入力端子15を介して外部
から与えられるテストデータを選択する。一方、故障診
断動作モード信号が“0"レベル状態にあっては、内部バ
ス13から与えられるデータを選択する。選択されたデー
タはレジスタ18に与えられる。

レジスタ18は、論理和（OR）ゲート21の出力が“1"レベ
ル状態でセレクタ回路17から与えられるデータを取り込
み保持できる状態となる。レジスタ18は、故障診断動作
モード時にセレクタ回路17によって選択されたテストデ
ータを取り込み保持し、通常動作及びセルフテスト動作
時には内部バス13から与えられるデータを取り込み保持
する。保持されたデータは出力バッファ22を介して内部
バス13に出力される。

したがって、このレジスタ18は、装置の通常動作時に使
用される比較的制御論理の簡単なレジスタを利用してお
り、故障診断時に外部から与えられるテストデータを内
部バス13に供給可能とするための保持回路として機能す
る。このように、装置に本来備えられたレジスタを故障
診断時に利用することで、故障診断を実施する構成のオ
ーバーヘッドが抑えられる。

レジスタ19は、ORゲート23の出力が“1"レベル状態で内
部バス13から与えられるデータを取り込み保持できる状
態となる。レジスタ19は、通常動作及びセルフテスト動
作モード時に内部バス13を介して与えられるデータを取
り込み保持し、保持されたデータは出力バッファ24を介
して内部バス13に出力される。一方、レジスタ19は故障
診断動作時に内部バス13を介して与えられるテスト結果
を取り込み保持し、保持されたテスト結果はレジスタ19
の出力および通常動作用回路からの出力40を入力とする
セレクタ回路20及び出力バッファ25を介して外部出力端
子16に与えられる。

したがって、このレジスタ19は、レジスタ18と同様に本
来装置に備えられたレジスタを利用しており、故障診断
時には内部バス13上に出力されたテスト結果を外部に出
力可能とするための保持回路として機能する。

このように、レジスタ18,19は外部と内部バス13との間
で入出力されるデータを一旦保持し、データの入出力を
装置内の回路ブロックの動作と同期をとるために設けら
れている。

セレクタ回路20は、故障診断動作モード信号（Ｔ・DT）
が“1"レベル状態となり、故障診断時にはレジスタ19か
ら出力されるテスト結果を出力バッファ25に与え、故障
診断動作モード信号が“0"レベル状態でレジスタ19と出
力バッファ25とを非接続状態にし、通常動作のための回
路からの出力40を出力バッファ25に与える。

なお、特にレジスタ19の動作のチェックは通常動作モー
ドで行なうこととして、セルフテスト時に内部バス13の
内容が（レジスタ19を介して）外部から観測できる様に
しておくと、開発段階でのセルフテストのデバッグ及び
量産段階での回路ブロックの簡便な不良解析等を極めて
容易に実行できるようになるが、これは、セレクタ回路
20へのセレクト信号およびORゲート23への入力信号を故
障診断動作モード信号（Ｔ・DT）から信号Ｔに変更する
ことにより実現される（毎サイクル内部バス13の内容が
観測される）。

次に、内部バス13との間でデータの入出力を行なうレジ
スタ18,19の入出力を制御する論理ゲート、及びセルフ
テスト動作モードと故障診断動作モードにおけるテスト
データ発生回路8,9の出力を制御する論理ゲートについ
て説明する。

ここで、この発明の特徴の動作モードである故障診断動
作モードがなく、通常動作とセルフテストの動作モード
だけの場合のレジスタ18,19の入力活性化信号、及び出
力バッファ12,14,22,24の出力活性化信号をそれぞれWE
＊,RE＊（＊は適当な識別子）とする。

レジスタ18の入力を制御するORゲート21は、故障診断動
作モード信号（Ｔ・DT）と入力活性化信号WEaを入力と
し、これらの論理和出力（WEa＋Ｔ・DT）をレジスタ18
の入力活性化信号として、レジスタ18の入力を制御して
いる。したがって、故障診断動作モード信号（Ｔ・DT）
が“1"レベル状態となり故障診断動作モードになると、
あるいは通常動作時又はセルフテスト時に入力活性化信
号WEaが“1"レベル状態になると、レジスタ18はデータ
を取り込める状態となる。

レジスタ18に保持されたデータを内部バス13に出力する
出力バッファ22の出力制御は、ORゲート26,28とANDゲー
ト27で行なわれる。ORゲート26は、それぞれのテストデ
ータ発生回路に対応した出力バッファの出力活性化信号
をREi（ｉ＝1,2,……,n）とすると、出力活性化信号RE₁
〜RE_ｎを入力としている。ANDゲート27は、ORゲート26
の出力と故障診断動作モード信号を入力としている。OR
ゲート28は、ANDゲート27の出力と出力バッファ22の出
力活性化信号REaを入力とし、その出力で出力バッファ2
2の出力を制御している。

これらの構成により、出力バッファ22は、REa＋Ｔ・DT
・（RE₁＋RE₂＋……＋RE_ｎ）で示される出力活性化信号
で出力制御されることになる。したがって、出力バッフ
ァ22は、故障診断動作モード時（Ｔ・DT＝“1"）には、
セルフテストのマイクロ命令シーケンスが実行されてテ
スト発生回路のいずれかに制御信号が与えられる（RE₁
〜RE_ｎのいずれかが“1"レベル）タイミングで出力可能
状態となる。一方、通常動作モードおよびセルフテスト
動作モードにあっては、出力活性化信号REaがORゲート2
8に与えられると出力可能状態となる。

レジスタ19の入力を制御するORゲート23は、入力活性化
信号WEbと故障診断モード信号（Ｔ・DT）を入力とし、
これらの論理和出力（WEb＋・DT）をレジスタ19の入力
活性化信号として、レジスタ19の入力を制御している。
したがって、故障診断モード信号（Ｔ・DT）が“1"レベ
ル状態となり故障診断動作モードになると、あるいは通
常動作時又はセルフテスト時に入力活性化信号WEbが
“1"レベル状態になると、レジスタ19はデータを取り込
める状態となる。なお、前述した様に、上記の論理和出
力中の故障診断モード信号（Ｔ・DT）及びセレクタ回路
20のセレクト信号（Ｔ・DT）を信号Ｔに置きかえれば、
セルフテスト時の内部バス13の内容を外部から観測でき
る（但し、レジスタ19の動作チェックは通常動作時に行
なう必要がある）。

テストデータ発生回路８から出力されるテストデータを
内部バス13に出力するバッファ12は、ANDゲート29によ
り出力制御されており、テストデータ発生回路９から出
力されるテストデータを内部バス13に出力する出力バッ
ファ14は、ANDゲート30により出力制御されている。

ANDゲート29は、故障診断動作モード信号（Ｔ・DT）を
インバータゲート31により反転した信号と出力活性化信
号RE₂を入力とし、これらの論理積出力 を出力バッファ12の出力活性化信号として、出力バッフ
ァ12の出力を制御している。ANDゲート30は、故障診断
動作モード信号（Ｔ・DT）を反転した信号と出力活性化
信号RE₁を入力とし、これらの論理積出力 を出力バッファ14の出力活性化信号として、出力バッフ
ァ14の出力を制御している。

したがって、故障診断モード信号が“1"レベル状態で故
障診断動作モードになり、セルフテストのマイクロ命令
シーケンスの実行中に出力活性化信号RE₂あるいはRE₁が
“1"レベル状態となり、出力バッファ12あるいは出力バ
ッファ14の出力が指定されても、ANDゲート29,30の出力
は“0"レベル状態となり、出力バッファ12,14は出力状
態とはならない。

なお、上記構成において実行されるセルフテスト用のマ
イクロ命令プログラムは、それぞれの回路ブロックに対
する有効な故障診断、不良解析を実現するための配慮が
必要となる。すなわち、故障診断、不良解析は、それぞ
れの回路ブロックに対してほぼ独立して行なわれるの
で、セルフテスト用のマイクロ命令プログラムもそれぞ
れの回路ブロックをそれぞれほぼ独立にテストできるよ
うにモジュール化して作成する必要がある。但し、これ
はマイクロ命令によるテストプログラムの作成にとって
さほど大きな制約及び負担とはならない。

このような構成において、故障診断、不良解析を開始す
るには、まずはじめに初期設定を行なう。この初期設定
は、スキャン動作モードによって、マイクロ命令制御ブ
ロック１内でスキャンチェーンをなすF/F5,6、アドレス
レジスタ３、出力レジスタ４に、故障診断動作モードを
規定する情報（Ｔ＝1,DT＝１）、故障診断を実行したい
回路ブロックに対するセルフテストマイクロ命令のプロ
グラムの先頭アドレス、スキャン動作モードを解除した
直後のクロックサイクルにおける不確実な動作を防ぐた
めのマイクロ命令をそれぞれ対応させて設定する。

このようにして初期設定が完了した後スキャン動作モー
ドを解除すると、故障診断動作モードにおいて所望の回
路ブロックのセルフテストマイクロ命令プログラムの実
行が開始される。

このように故障診断動作モードの初期設定が行なわれる
と、故障診断動作モード信号（Ｔ・DT）が“1"レベル状
態となる。これにより、出力バッファ12,14の出力が禁
止され、テストデータ発生回路8,9からテストデータは
出力されない状態となる。また、セレクタ回路17は外部
入力端子15から与えられるデータを選択する状態とな
り、レジスタ18はセレクタ回路17から与えられるデータ
を取り込む状態となる。さらに、レジスタ19は内部バス
13から与えられるデータを取り込む状態となり、セレク
タ回路20はレジスタ19から出力されるデータを出力バッ
ファ25を介して外部出力端子16に与える状態となる。

このような状態において、セルフテスト用のマイクロ命
令プログラムが実行されて、出力活性化信号RE₂あるい
はRE₁が出力されると、故障診断動作モード信号が“1"
レベル状態にあるので、テストデータ発生回路８あるい
はテストデータ発生回路９からはテストデータは内部バ
ス13に出力されない。

一方、出力活性化信号RE₂あるいはRE₁が出力されるタイ
ミングよりも１クロックサイクル先行して、故障診断、
不良解析用のテストデータを外部入力端子15を介して外
部の例えばLSIテスタから装置に供給し、セレクタ回路1
7を介してレジスタ18に与えて保持しておく。

これによって、セルフテスト動作モードにあってはテス
トデータ発生回路８あるいはテストデータ発生回路９か
らテストデータが内部バス13に出力されるタイミングに
おいて、このタイミングの１クロックサイクル前にレジ
スタ18に保持された外部からのテストデータが出力バッ
ファ22を介して内部の動作に同期して内部バス13に与え
られる。内部バス13に与えられたテストデータは、予め
指定された回路ブロックに供給され、この回路ブロック
の故障診断、不良解析が行なわれる。

故障診断、不良解析のテスト結果は、回路ブロックから
内部バス13を介してレジスタ19に与えられ保持される。
保持されたテスト結果は、保持されたタイミングの１ク
ロックサイクル後にレジスタ19からセレクタ回路20及び
出力バッファ25を介して外部出力端子16から外部の例え
ばLSIテスタに与えられ、予め用意された期待値と比較
される。

上述したような動作を内部のクロックサイクルに同期さ
せて繰り返し行なうことによって、回路ブロックの故障
診断、不良解析が実行されていく。

このように、上記実施例にあっては、セルフテスト用の
マイクロ命令プログラムをそのまま利用することによ
り、セルフテストが可能な情報処理装置に簡単かつ少な
いハードウェアを付加するだけで、外部からのテストデ
ータによるセルフテストの対象となる所望の回路ブロッ
クの故障診断、不良解析を有効かつ十分に行なうことが
できる。

また、テストデータは内部バス13のデータ幅で一括して
回路ブロックに与えられて故障診断、不良解析が実行さ
れるので、前述したBILBO方式のようにテストデータを
シリアルに供給する方式に比して、はるかに効率の高い
故障診断、不良解析を実現することができる。さらに、
テストデータは回路ブロックの動作に同期して回路ブロ
ックに与えられるので、回路ブロックの情報処理装置に
埋め込まれた（embedded）状態でのAC性能を正確に評価
することも可能となる。

これらのことは、特にCISCタイプのマイクロプロセッサ
等のマイクロ命令制御を主体とする複雑なフルカスタム
VLSIの早期開発、量産立ち上げに大きく寄与することに
なる。

また、セルフテスト用のテストデータ発生回路は簡単な
構成として、一定水準以上の故障検出率をLSIテスタを
使用することなく得られるようにし、テスト発生回路で
発生困難なテストデータをLSIテスタから直接供給する
ことによって最終的に要求される故障検出率を達成する
といった手法も可能となる。このような手法にあって
は、チップ面積及びテストコスト（テスト時間）を最適
なバランスで最小化した出荷検査を実現することができ
るようになり、量産時のコスト低減に有用なものとな
る。

次に、この発明の他の実施例を第２図を用いて説明す
る。

第２図はこの発明の他の実施例を示す構成図である。同
図に示す実施例の特徴とするところは、上述した実施例
に比してセルフテスト時と故障診断、不良解析時とにお
いて、内部バスにテストデータを供給する回路を共通化
するとともに、内部バスからテスト結果を受ける回路も
共通化したことにある。なお、第２図において、第１図
と同符号のものは同一機能を有するものであり、その説
明は省略する。

第２図に示す構成においては、第１図に示したレジスタ
を基本構成とするテストデータ発生回路９とレジスタ18
とを共通化してテストデータ供給回路32とし、第１図に
示したレジスタを基本構成とするシグネチャ圧縮回路11
とレジスタ19とを共通化してテスト結果収集回路33とし
ている。

テストデータ供給回路32は、セルフテスト動作時には第
１図に示したテストデータ発生回路９として機能し、故
障診断、不良解析時には第１図に示したレジスタ18と同
様に単なるレジスタとして機能する。テストデータ供給
回路32は、故障診断動作モード信号（Ｔ・DT）の入力に
よって、上記した機能動作の切換えが行なわれる。ま
た、テストデータ供給回路32のテストデータの入力制御
は、第１図に示したレジスタ18の入力制御を行なうと同
様な構成及び作用で行なわれる。ただし、テストデータ
供給回路32のテストデータの出力制御については、出力
活性化信号REaとRE₁が共通となってREaとなるので、出
力バッファ22は、REa＋Ｔ・DT・（RE₂＋RE₃＋……＋RE
n）で示される出力活性化信号で出力制御されることに
なる。

テスト結果収集回路33は、セルフテスト動作時には第１
図に示したシグネチャ圧縮回路11として機能し、故障診
断動作時には第１図に示したレジスタ19と同様な単なる
レジスタとして機能する。テスト結果収集回路33は、故
障診断動作モード信号（Ｔ・DT）の入力によって、上記
した機能動作の切換えが行なわれる。また、テスト結果
収集回路33のテスト結果の入出力制御は、第１図に示し
たレジスタ19の入出力制御を行なうと同様な構成及び作
用で行なわれる。

したがって、このような構成にあっても、第１図に示し
た構成と同様な作用で故障診断、不良解析を行なうこと
が可能となり、同様の効果を得ることができる。さら
に、この実施例にあっては、セルフテスト用の構成と故
障診断用の構成との共通化を図っているので、テスト回
路のオーバヘッドを小さくすることができる。また、通
常動作用の構成とテスト用の構成が明確に分離されるの
で、設計ミスを抑制することができるようになる。

［発明の効果］ 以上説明したように、この発明によれば、内部バスに接
続された複数の被テスト回路の第１のテストを制御する
マイクロ命令制御テストシーケンスを用いて、テストデ
ータの外部からの供給及びテスト結果の外部への出力を
並列データ幅で一括して行ない、被テスト回路の第２の
テストを実行するようにしたので、構成の大型化及び複
雑化を招くことなく、セルフテスト及び効率的で十分な
故障診断、不良解析を実施し得る情報処理装置のテスト
容易化回路を提供することができる。

【図面の簡単な説明】

第１図はこの発明の一実施例に係わる情報処理装置のテ
スト容易化回路の構成を示す図、 第２図はこの発明の他の実施例に係わる情報処理装置の
テスト容易化回路の構成を示す図、 第３図、第４図及び第５図は従来の情報処理装置のテス
ト容易化回路の構成を示す図である。 １……マイクロ命令制御ブロック、 8,9……テストデータ発生回路、 10……回路ブロック、 11……シグネチャ圧縮回路、 12,14,22,25……出力バッファ、 13……内部バス、 15……外部入力端子、 16……外部出力端子、 17,20……セレクタ回路、 18,19……レジスタ、 21,23,26,27,28,29,30,31……論理ゲート、 40……通常動作用回路からの出力。

Claims (3)

【特許請求の範囲】
1. 【請求項１】内部バスに接続されてマイクロ命令制御さ
   れる複数の被テスト回路の第１のテストを、自己発生す
   るテストデータを用いてマイクロ命令制御テストシーケ
   ンスにしたがって実行する情報処理装置のテスト容易化
   回路にして、 前記マイクロ命令制御テストシーケンスによる前記被テ
   スト回路の第２のテストを指令する指令手段と、 前記指令手段によって第２のテストが指令された時に、
   前記装置に含まれて前記内部バスに接続された並列入出
   力可能な第１の記憶手段に対して、テストデータの外部
   からの入力及び前記内部バスへの出力を前記マイクロ命
   令制御テストシーケンスにしたがって制御するテストデ
   ータ供給制御手段と、 前記指令手段によって第２のテストが指令された時に、
   前記装置に含まれて前記内部バスに接続された並列入出
   力可能な第２の記憶手段に対して、前記内部バスからの
   テスト結果の入力及び外部への出力を前記マイクロ命令
   制御テストシーケンスにしたがって制御するテスト結果
   出力制御手段と、 前記指令手段によって第２のテストが指令された時に、
   自己発生テストデータの前記内部バスへの出力を禁止す
   る禁止手段と、 を有することを特徴とする情報処理装置のテスト容易化
   回路。
2. 【請求項２】前記第１の記憶手段は、前記装置に含まれ
   て第１のテストに用いられるテストデータ自己発生回路
   であることを特徴とする請求項１記載の情報処理装置の
   テスト容易化回路。
3. 【請求項３】前記第２の記憶手段は、前記装置に含まれ
   て第１のテストに用いられるテストデータ収集回路であ
   ることを特徴とする請求項１記載の情報処理装置のテス
   ト容易化回路。