JPH0431931A - 情報処理装置のテスト容易化回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、マイクロ命令制御を主体とする情報処理装
置のテスト容易化回路に関し、特に故障診断、不良解析
に有用なテスト容易化回路に関する。

（従来の技術） 大規模ＬＳＩのテスト容易化技術の１つにセルフテスト
（自己診断）がある。このセルフテストは、シグネチャ
解析を基本としており、線型帰還シフトレジスタ（ＬＦ
ＳＲ）等のテストデータ発生回路が外部からの開始指令
にしたがってテストデータをテスト対象となる回路ブロ
ックに順次供給し、その回路ブロックからの出力結果を
ＬＦＳＲからなるシグネチャ圧縮回路に格納してシグネ
チャ圧縮する。このような一連の動作が終了すると、シ
グネチャ圧縮されたテスト結果（シグネチャ）を予め用
意しておいた期待値と比較して良否を判定する。

このようなセルフテストにあっては、テスト対象の回路
ブロックが不良であるか否がをテスト結果と期待値のた
だ１回の比較により判別することが可能となり、一般に
高価なＬＳＩテスターの使用時間を大幅に削減すること
ができ、極めて経済的である。しかしながら、この場合
、テストの過程を外部から観測することはできないため
、不良が発生した場合には、どの時点でどのような不良
が発生したかといった不良に関する情報を外部から認識
することはできない。

このようなセルフテストが適用されたＣｌ５Ｃ（Ｃｏｔ
ｔｒｐＩｅｘ　Ｉｎ５ｔｒｕｃｔｉｏｎ　Ｓｅｔ　Ｃｏ
ａ＋ｐｕｔｅｒ）タイプのマイクロプロセッサとしては
、例えば第３図に示すように構成されたものがある。

第３図に示す構成にあっては、内部バス１を介して相互
に接続され、μＲＯＭ２のセルフテスト用マイクロプロ
グラム格納領域に格納されたセルフテスト用のマイクロ
命令をマイクロ命令デコーダ３によりデコードして得ら
れる制御信号により制御される複数の回路ブロック４は
、：れらの回路ブロック４と同様に内部バス１に接続さ
れてマイクロ命令をデコードして得られる制御信号によ
り制御されるテストデータ発生回路５及びシグネチャ圧
縮回路６によってセルフテストされる。

このように、セルフテストに必要な構成をテスト対象の
回路ブロックと同様にマイクロ命令により制御可能とす
ることによって、テストに必要な構成のオーバーヘッド
を抑制して、多数の回路ブロックに対する複数のセルフ
テストを系統的に実現できる。

但し、実用的なインプリメントについては、基本的に回
路ブロックは通常動作用のマイクロ命令をテストの目的
に使用したテストマイクロ命令を利用してテストされる
ことになるが、一般に通常動作用のマイクロ命令は１ス
テツプで各回路ブロックのごく一部の機能のみを使用す
るよう構成され、テストの目的のために最適化されてい
ないため、テストマイクロ命令は非常に多くのステップ
数を必要とし、全体をμＲＯＭ２のテスト用マイクロ命
令格納領域に納めることが困難になってしまう。この問
題は、特に多くの高機能な回路ブロックを内蔵する最近
のＣｌ５Ｃタイプマイクロプロセツサでは深刻であった
。このため、第４図に示すように、μＲＯＭ２とマイク
ロ命令レジスタ８の間にマルチプレクサ２６　（ＭＵＸ
ｌ、ＭＵＸ２、ＭＵＸ３）を配し、セルフテスト時は、
レジスタ２５を介してセルフテスト制御情報格納ＲＯＭ
２３に格納されたセレクト信号により、μＲＯＭ２の代
わりにマイクロループ命令等でカウント動作するカウン
タ２２を選択できるようにする。

そして各回路ブロックのテストマイクロプログラムをマ
イクロループ命令を使用する形にコーディングし、セル
フテスト全体をセルフテスト制御回路２１によって制御
する。以上により、μＲＯＭ内の１ステツプのテストマ
イクロ命令で、テスト対象の回路ブロックに対しては複
数のテストマイクロ命令を供給することが可能となり、
μＲＯＭ内に格納すべきテストマイクロ命令のステップ
数を大幅に削減し、実用的な範囲に抑えることができる
ようになる。これに要するハードウェアの増加は小さい
。こうして、前述のような多くのメリットを有するマイ
クロ命令制御セルフテストは、大規模なマイクロプロセ
ッサに対しても十分適用可能なものとなっている。

一方、大規模ＬＳＩにあっては、激烈な開発競争の状況
下において開発期間の短縮化が要求されている。この要
求を実現するためには、それぞれの機能ブロックを開発
評価した後にこれらの機能ブロックを本来の開発目標で
ある大規模ＬＳＩに組み込むのではなく、最初からＬＳ
Ｉ全体の開発を行なう。このためには、ＬＳＩに組み込
まれたそれぞれの機能ブロックを、組み込まれた状態で
ほぼ独立した状態として効率的に評価しなければならな
い。したがって、大規模ＬＳＩ内のそれぞれの回路ブロ
ックに対して効率的な故障診断、不良解析を行なうテス
ト容易化技術の重要性が高まってきている。

マイクロ命令で制御される回路ブロックを効率良く故障
診断、不良解析するマイクロプロセッサとしては、例え
ば第４図に示すように構成されたものがある。

第５図に示す構成にあっては、まず、初期設定として故
障診断対象となる回路ブロック７の動作を規定する命令
を含むマイクロ命令をスキャンチェーンからなるマイク
ロ命令レジスタ８にスキャン入力するとともに、故障診
断時に使用される回路ブロックと内部バス９とのインタ
ーフェース回路（またはインターフェース素子）１０を
選択するための情報を故障診断用のスキャンチェーン１
１にスキャン入力する。

その後、スキャン入力された情報は固定され、データビ
ン１２から回路ブロック７へのテストデータの供給、マ
イクロ命令レジスタ８にスキャン人力されたマイクロ命
令をマイクロ命令デコーダ１３によりデコードして得ら
れる制御信号による診断対象回路ブロックの動作及びそ
の結果の格納、格納された出力結果のデータビン１２あ
るいはアドレスビン１４から外部への読出し、といった
−連の動作をＴＧＥＮ回路１５で生成される制御信号に
したがって行なう。

このような一連の動作において、外部から所望のテスト
データを供給し、出力結果を外部に続出し観測すること
によって、故障診断、不良解析を十分に行なうに必要な
様々なテストデータをテスト対象回路に供給できるとと
もに、テストの過程も外部で観測できるようになり、有
効かつ十分な故障診断、不良解析を効率的に実施するこ
とが可能となる。

このようなセルフテスト及び故障診断、不良解析にあっ
て、セルフテストは効率的な出荷テストを実現するため
に極めて有効なテストとなる。しかし、その半面、効率
的な故障診断、不良解析には不向きてあった。

すなわち、セルフテストは、上述したようにテスト結果
をシグネチャ圧縮されたデータ（シグネチャ）により判
定するので、テスト過程の情報はわずかじか得られない
。さらに、チップ面積の増加に伴うコスト上昇を最小限
に抑えるためテスト回路の占有面積が極力抑えられるの
で、故障診断、不良解析に十分なテストデータを発生で
きる回路を組み込むことは困難であった。特に、マイク
ロ命令制御によるセルフテストでは、テストデータ発生
回路が多くの種類のテスト対象回路ブロックで共有され
るため、上記問題は無視することができなかった。

また、テストデータは回路設計終了後に固定され変更は
ほとんどできないため、例えば量産時における出荷検査
のセルフテストにおいて、テストデータの変更や新たな
テストデータの追加等を行なうことは極めて困難であっ
た。

このようなセルフテストに対して、ＢＩＬＢＯ（Ｂｕｉ
ｌｔ−Ｉｎ　Ｌｏｇｉｃ　Ｂｌｏｃｋ　０ｂｓｅｒｖｅ
ｒ）方式のように入出力レジスタをスキャン入出力可能
な構成として、故障診断、不良解析も可能にしたセルフ
テストがある。しかしながら、このようなセルフテスト
にあっては、データがシリアルにスキャン転送されるこ
とを基本としているため、故障診断、不良解析の実施効
率は低くなっていた。このため、Ｂ　Ｉ　ＬＢＯ方式は
最近のマイクロプロセッサ内の回路ブロックのように、
内部バスに接続される多ビット出力の多数の回路ブロッ
クにおける故障診断、不良解析を効率的に実行するため
のテストとしては、適しているとは言えない。

そこで、従来にあっては、セルフテストを実施する利点
があり、なおかつ故障診断、不良解析も必要な回路ブロ
ックに対しては、セルフテスト用の回路と故障診断、不
良解析用の回路をそれぞれ別々に設けるか、あるいは故
障診断、不良解析用の回路を出荷のためのテストにも転
用できるように構成し、セルフテスト用の回路を設けな
いといった２通りの対策のうちいずれかが採られていた
。

しかしながら、前者の場合にあっては、テスト用回路に
多くの占有面積が必要になっていた。また、２種類のテ
スト用回路が組み込まれるため、テスト用回路は複雑に
なっていた。

一方、後者の場合にあっては、基本的にセルフテストに
適している回路ブロックに対してセルフテストの利点を
享受することができず、出荷検査時にあっても高価なＬ
ＳＩテスターをより長い時間使用せざるを得なかった。

（発明が解決しようとする課題） 以上説明したように、セルフテストの有用性及びセルフ
テスト対象ブロックの故障診断、不良解析の必要性は、
特に多くの回路ブロックがマイクロ命令で動作制御され
るマイクロプロセッサにとっては極めて高い。このため
、従来のマイクロプロセッサにおけるテスト容易化手法
としては、前述した前者の対策が一般的に採られていた
。

このため、テスト容易化回路を内蔵した従来のマイクロ
プロセッサにあっては、テスト用のハードウェア構成の
大型化及び複雑化を招き、チップ面積の縮小化及び設計
の容易化に悪影響を与えていた。

そこで、この発明は、上記に鑑みてなされたものであり
、その目的とするところは、構成の大型化及び複雑化を
招くことなく、効率的に十分な故障診断、不良解析を実
施することが可能な情報処理装置のテスト容易化回路を
提供することにある。

［発明の構成］ （課題を解決するための手段） 上記目的を達成するために、この発明は、内部バスに接
続されてマイクロ命令制御される複数の被テスト回路の
第１のテストを、自己発生するテストデータを用いてマ
イクロ命令制御テストシーケンスにしたがって実行する
情報処理装置のテスト容易化回路にして、前記マイクロ
命令制御テストシーケンスによる前記被テスト回路の第
２のテストを指令する指令手段と、前記指令手段によっ
て第２のテストが指令された時に、前記装置に含まれて
前記内部バスに接続された並列入出力可能な第１の記憶
手段に対して、テストデータの外部からの入力及び前記
内部バスへの出力を前記マイクロ命令制御テストシーケ
ンスにしたがって制御するテストデータ供給制御手段と
、前記指令手段によって第２のテストが指令された時に
、前記装置に含まれて前記内部バスに接続された並列入
出力可能な第２の記憶手段に対して、前記内部バスから
のテスト結果の入力及び外部への出力を前記マイクロ命
令制御テストシーケンスにしたがって制御するテスト結
果出力制御手段と、前記指令手段によって第２のテスト
が指令された時に、自己発生テストデータの前記内部バ
スへの出力を禁止する禁止手段とから構成される。

（作用） 上記構成において、この発明は、内部バスに接続された
複数の被テスト回路の第１のテストを制御するマイクロ
命令制御テストシーケンスを用いて、テストデータの外
部からの供給及びテスト結果の外部への出力を並列デー
タ幅で一括して行ない、被テスト回路の第２のテストを
実行するようにしている。

（実施例） 以下、図面を用いてこの発明の詳細な説明する。

第１図はこの発明の一実施例に係わるテスト容易化回路
を含む情報処理装置の要部構成を示す図である。

第１図に示す実施例は、マイクロ命令により制御される
それぞれの回路ブロック間でのデータ転送が内部バスを
介して行なわれる情報処理装置において、マイクロ命令
により制御されるセルフテストの対象となる被テスト回
路ブロックの故障診断、不良解析を、セルフテスト用の
マイクロ命令制御シーケンスを実行させながら外部から
直接的に行なうようにしたものであり、セルフテスト用
の回路と故障診断、不良解析用の回路をそれぞれ別々に
構成した実施例である。

第１図に示す情報処理装置は、以下に示す４つの動作モ
ードを有している。

■　通常動作モード。この動作モードは、装置が本来の
目的とする動作を行なうモードである。

■　セルフテスト動作モード。この動作モードは、装置
がマイクロ命令制御によりセルフテストの対象となる回
路ブロックのセルフテストを行なうモードである。

■　故障診断、不良解析動作モード。この動作モードは
、セルフテストの対象となっている回路ブロックの故障
診断、不良解析を行なうモードである。

■　スキャン動作モード。この動作モードは、データの
スキャン入出力可能なフリップフロップ及びレジスタを
スキャン動作させるモードである。

二のような動作モードにあって、スキャン動作モードは
他の動作モードに比して優先順位の高い動作モードであ
り、外部から与えられる制御信号により活性化されるス
キャン動作モード信号によって他の動作モードから強制
的に遷移させられる。

一方、スキャン動作モード以外の他の動作モードにあっ
ては、マイクロ命令制御ブロック１によって動作制御さ
れる。

マイクロ命令制御ブロック１は、マイクロ命令を格納し
ているμＲＯＭ２と、このμＲＯＭ２に格納されたマイ
クロ命令を指定するアドレスが保持されるアドレスレジ
スタ（ＲＡＲ）３と、μＲＯＭ２から読出されたマイク
ロ命令を保持する出力レジスタ（ＭＩＲ）４を備えてい
る。

出力レジスタ４に保持されたマイクロ命令はマイクロ命
令デコーダ（図示せず）に与えられて、活性化信号を含
む制御信号にデコードされる。これらの制御信号は、直
接あるいは論理ゲートを介して出力バッファ等の回路要
素や回路ブロックに与えられる。なお、これらの制御信
号は第１図中において「−」でその入力を示している。

各々の回路ブロックや回路要素は、これらの制御信号及
びすぐ次に述べる信号Ｔ１信号ＤＴに従って、通常動作
時、セルフテスト時及び故障診断、不良解析時に動作制
御される。

マイクロ制御ブロック１は、さらにフリップフロップ（
以下ｒＦ／ＦＪと呼ぶ）５．６及び論理積（ＡＮＤ）ゲ
ート７を備えている。

Ｆ／Ｆ５，６は、スキャン動作モード以外の３つの動作
モードを規定する信号を保持する。Ｆ／Ｆ５にセットさ
れて出力される信号をＴ°とし、Ｆ／Ｆ６にセットされ
て出力される信号を“ＤＴ“とすると、以下に示すよう
な論理値によってそれぞれの動作モードが指定される。

Ｔ−０：通常動作モード Ｔ−１，ＤＴ−０：セルフテスト動作モードＴ−１．Ｄ
Ｔ−１：故障診断動作モードしたがって、通常動作モー
ド、セルフテスト動作モード、故障診断動作モードは、
それぞれＴ。

Ｔ−ＤＴ、Ｔ−ＤＴとして表現される。

ここで、１つの信号（信号Ｔ）によって通常動作と、セ
ルフテスト動作及び故障診断、不良解析動作のテスト動
作を大別するようにしているが、これは、セルフテスト
時（故障診断時）にセルフテスト（故障診断）の対象外
の回路部分からの不確定な信号を受は付けないようにし
て、セルフテスト（故障診断）を確実に行なうようにす
るためであり、かつ、故障診断時にあってもセルフテス
トのマイクロ命令制御シーケンスを実行するので、両テ
スト動作を同一の信号Ｔで指定することによってハード
ウェア構成を少なくするためである。

Ｆ／Ｆ５は、外部から与えられるリセット信号にしたが
って“０”　（−信号Ｔ）がセットされ、これにより通
常動作が開始される。また、上記リセット信号と適当な
特定の外部入力信号との組合せにより、Ｆ／Ｆ５には“
１”　（−信号Ｔ）がセットされてセルフテストが開始
され、セルフテストが終了すると、この終了によって“
０”　（−信号Ｔ）がセットされる。Ｆ／Ｆ６は、その
８力信号ＤＴが故障診断の目的でのみ使用されることか
ら、外部から与えられるリセット信号により“０”（−
信号ＤＴ）がセットされる。

また、Ｆ／Ｆ５，６は、ＲＡＲ３及びＭＩＲ４とともに
故障診断を開始するための初期化を行なえるように、外
部から与えられる制御信号によってスキャン動作可能に
構成されている。これにより、Ｆ／Ｆ５，６には、故障
診断時には“１″（−信号Ｔ、倍信号Ｔ）がスキャン動
作によってセットされる。

ＡＮＤゲート７は、それぞれのＦ／Ｆ５．６の出力信号
Ｔ、ＤＴを入力とし、故障診断動作モード信号を生成し
ている。したがって、ＡＮＤゲート７の出力信号が“０
”レベルにあっては、通常動作モードまたはセルフテス
ト動作モードを示し、出力信号が“１”レベルにあって
は故障診断動作モードを示すことになる。

次に、セルフテスト動作に係わる構成を説明する。セル
フテスト動作に係わる構成としては、テストデータ発生
回路８，９、セルフテストの対象となる回路ブロック１
０及びシグネチャ圧縮回路１１を有している。

テストデータ発生回路８は、固定的なテストデータを格
納しているＲＯＭで構成されている。テストデータ発生
回路９は、マイクロ命令制御によりテストデータの初期
値を設定することが可能なシフトレジスタやＬＦＳＲ等
で構成されており、様々な種類の回路ブロックのセルフ
テストに対応するために、マイクロ命令制御により指定
される複数種のテストデータ発生モードを有するように
構成しても良い。テストデータ発生回路９は、マイクロ
命令によりアクセスされる毎に１ビ、ソトシフトまたは
フィードバック動作を行ない、順次具なるテストデータ
を発生するように構成される。

テストデータ発生回路８では、格納されたテストデータ
が出力バッファ１２を介して内部バス１３に出力される
。テストデータ発生回路９では、内部バス１３を介して
テストデータの初期値がセットされ、テストデータが出
力バッファ１４を介して内部バス１３に出力される。

内部バス１３では、複数ビットのデータが一括して転送
できるようになっている。したがって、内部バス１３に
接続された回路ブロック及び回路要素における内部バス
１３を介したデータ転送にあっては、データが内部バス
１３のデータ幅で一括して転送される。

ここで、テストデータとして使用されるデータとしては
、テスト対象となる回路のデータバス部分をテストする
ための狭義のテストデータの他に、マイクロ命令シーケ
ンスを初期化するための例えばマイクロ命令のループ数
、テストデータ発生回路９のテストデータ発生モードお
よび初期値、シグネチャ圧縮回路１１の初期値等のデー
タ、各種フラグの初期化のためのデータ等、様々なもの
が存在する。セルフテストに使用されるマイクロ命令プ
ログラムを故障診断へ拡張適用するという観点からすれ
ば、これらのデータのいくつかはマイクロ命令により制
御可能なことが望ましく、例えばマイクロ命令ループ数
をセルフテストのものより十分大きく設定できれば、よ
り多くの（狭義の）テストデータにより回路ブロックの
故障診断を実施することが可能となる。

したがって、ここでは、これらのうち故障診断において
制御可能なことが望ましいものもテストデータとして含
めるものとしておく。一方、これらのデータを保持する
回路をスキャン動作可能な構成にして、故障診断の開始
前にスキャン動作により初期化するようにしても良い。

セルフテストの対象となる回路ブロック１０は、ＡＬＵ
、シフタ等の演算回路、ＲＯＭ、ＲＡＭ等である。シグ
ネチャ圧縮回路１１はＬＦＳＲにより構成され、内部バ
ス１３を介して回路ブロック１０から出力されたテスト
結果をシグネチャ圧縮して保持し、保持したシグネチャ
（テストの累積結果）を内部バス１３に出力する。

次に、この発明の特徴となる故障診断、不良解析に係わ
る構成について説明する。故障診断、不良解析に係わる
構成としては、外部入力端子１５、外部出力端子１６、
セレクタ回路１７、レジスタ１８．１９、セレクタ回路
２０及び論理ゲートを主要な構成としている。

外部入力端子１５は、内部バス１３のデータ幅と同じ数
だけ設けられており、故障診断時にテストデータが複数
ビット幅で外部の例えばＬＳＩテスタから一括して与え
られる端子である。外部出力端子１６は、外部入力端子
１６と同様に内部バス１３のデータ幅と同じ数だけ設け
られており、故障診断結果を外部の例えばＬＳＩテスタ
に与える端子である。

なお、これらの端子としては、マイクロプロセッサ等の
情報処理装置にあってはデータ入力端子あるいはデータ
出力端子、又はアドレス端子が利用される。また、テス
トデータの入力及びテスト結果の出力が支障なく行なわ
れるようにすれば、上記両端子は入出力端子を利用する
ようにしてもよい。

セレクタ回路１７は、それぞれの外部入力端子１５を介
して与えられる並列のテストデータ、あるいは内部バス
１３から与えられるデータを、故障診断動作モード信号
（Ｔ−ＤＴ）にしたがって選択する。セレクタ回路１７
は、故障診断動作モード信号（Ｔ　−ＤＴ）が“１°レ
ベル状態となり故障診断動作モードになると、外部入力
端子１５を介して外部から与えられるテストデータを選
択する。一方、故障診断動作モード信号が“０”レベル
状態にあっては、内部バス１３から与えられるデータを
選択する。選択されたデータはレジスタ１８に与えられ
る。

レジスタ１８は、論理和（ＯＲ）ゲート２１の出力が“
１”レベル状態でセレクタ回路１７から与えられるデー
タを取り込み保持できる状態となる。レジスタ１８は、
故障診断動作モード時にセレクタ回路１７によって選択
されたテストデータを取り込み保持し、通常動作及びセ
ルフテスト動作時には内部バス１３から与えられるデー
タを取り込み保持する。保持されたデータは出力バッフ
ァ２２を介して内部バス１３に出力される。

したがって、このレジスタ１８は、装置の通常動作時に
使用される比較的制御論理の簡単なレジスタを利用して
おり、故障診断時に外部から与えられるテストデータを
内部バス１３に供給可能とするための保持回路として機
能する。このように、装置に本来備えられたレジスタを
故障診断時に利用することで、故障診断を実施する構成
のオーバーヘッドが抑えられる。

レジスタ１９は、ＯＲゲート２３の出力が“１”レベル
状態で内部バス１３から与えられるデータを取り込み保
持できる状態となる。レジスタ１９は、通常動作及びセ
ルフテスト動作モード時に内部バス１３を介して与えら
れるデータを取り込み保持し、保持されたデータは出力
バッファ２４を介して内部バス１３に出力される。一方
、レジスタ１９は故障診断動作時に内部バス１３を介し
て与えられるテスト結果を取り込み保持し、保持された
テスト結果はレジスタ１９の出力および通常動作用回路
からの出力４０を入力とするセレクタ回路２０及び出力
バッファ２５を介して外部出力端子１６に与えられる。

したがって、このレジスタ１９は、レジスタ１８と同様
に本来装置に備えられたレジスタを利用しており、故障
診断時には内部バス１３上に出力されたテスト結果を外
部に出力可能とするための保持回路として機能する。

このように、レジスタ１８．１９は外部と内部バス１３
との間で入出力されるデータを一旦保持し、データの入
出力を装置内の回路ブロックの動作と同期をとるために
設けられている。

セレクタ回路２０は、故障診断動作モード信号（Ｔ−Ｄ
Ｔ）が“１”レベル状態となり、故障診断時にはレジス
タ１９から出力されるテスト結果を出力バッファ２５に
与え、故障診断動作モード信号が“０”レベル状態でレ
ジスタ１９と出力バッファ２５とを非接続状態にし、通
常動作のための回路からの出力４０を出力バッファ２５
に与える。

なお、特にレジスタ１９の動作のチエツクは通常動作モ
ードで行なうこととして、セルフテスト時に内部バス１
３の内容が（レジスタ１９を介して）外部から観測でき
る様にしておくと、開発段階でのセルフテストのデバッ
グ及び量産段階での回路ブロックの簡便な不良解析等を
極めて容易に実行できるよ・５になるが、これは、セレ
クタ回路２０へのセレクト信号およびＯＲゲート２３へ
の人力信号を故障診断動作モード信号（Ｔ　−ＤＴ）か
ら信号Ｔに変更することにより実現される（毎サイクル
内部バス１３の内容が観測される）。

次に、内部バス１３との間でデータの入出力を行なうレ
ジスタ１８．１９の入出力を制御する論理ゲート、及び
セルフテスト動作モードと故障診断動作モードにおける
テストデータ発生回路８゜９の出力を制御する論理ゲー
トについて説明する。

ここで、この発明の特徴の動作モードである故障診断動
作モードがなく、通常動作とセルフテストの動作モード
だけの場合のレジスタ１８．１９の入力活性化信号、及
び出力バッファ１２，１４゜２２．２４の出力活性化信
号をそれぞれＷＥ　＊。

ＲＥ＊（＊は適当な識別子）とする。

レジスタ１８の入力を制御するＯＲゲート２１は、故障
診断動作モード信号（Ｔ　−ＤＴ）と入力活性化信号Ｗ
Ｅａを入力とし、これらの論理和出力（ＷＥａ＋Ｔ−Ｄ
Ｔ）をレジスタ１８の入力活性化信号として、レジスタ
１８の入力を制御している。したがって、故障診断動作
モード信号（Ｔ・ＤＴ）が“１”レベル状態となり故障
診断動作モードになると、あるいは通常動作時又はセル
フテスト時に人力活性化信号ＷＥａが“１”レベル状態
になると、レジスタ１８はデータを取り込める状態とな
る。

レジスタ１８に保持されたデータを内部バス１３に出力
する出力バッファ２２の出力制御は、ＯＲゲート２６．
２８とＡＮＤゲート２７で行なわれる。ＯＲゲート２６
は、それぞれのテストデータ発生回路に対応した出力バ
ッファの出力活性化信号をＲＥｉ　（ｉ−１，２，・−
、ｎ）とすると、出力活性化信号ＲＥ　＋　＝ＲＥ、を
入力としている。

ＡＮＤゲート２７は、ＯＲゲート２６の出力と故障診断
動作モード信号を入力としている。ＯＲゲート２８は、
ＡＮＤゲート２７の出力と出力バッファ２２の出力活性
化信号ＲＥａを入力とし、その出力で出力バッファ２２
の出力を制御している。

これらの構成により、出力バッファ２２は、ＲＥａ＋Ｔ
−ＤＴ−（ＲＥｌ　＋ＲＥ、＋・・・＋ＲＥ１１　）で
示される出力活性化信号で出力制御されることになる。

したがって、出力バッファ２２は、故障診断動作モード
時（Ｔ−ＤＴ−“１”）には、セルフテストのマイクロ
命令シーケンスが実行されてテスト発生回路のいずれか
に制御信号が与えられる（ＲＥ、〜ＲＥ、のいずれかが
“１″レベル）タイミングで出力可能状態となる。一方
、通常動作モードおよびセルフテスト動作モードにあっ
ては、出力活性化信号ＲＥａがＯＲゲート２８に与えら
れると出力可能状態となる。

レジスタ１９の入力を制御するＯＲゲート２３は、入力
活性化信号ＷＥｂと故障診断モード信号（Ｔ　−ＤＴ）
を人力とし、これらの論理和出力（ＷＥｂ＋Ｔ−ＤＴ）
をレジスタ１９の入力活性化信号として、レジスタ１９
の入力を制御している。したがって、故障診断モード信
号（Ｔ　−ＤＴ）が“１ルベル状態となり故障診断動作
モードになると、あるいは通常動作時又はセルフテスト
時に入力活性化信号ＷＥｂが“１”レベル状態になると
、レジスタ１９はデータを取り込める状態となる。なお
、前述した様に、上記の論理和出力中の故障診断モード
信号（Ｔ−ＤＴ）及びセレクタ回路２０のセレクト信号
（Ｔ−ＤＴ）を信号Ｔに置きかえれば、セルフテスト時
の内部バス１３の内容を外部から観測できる（但し、レ
ジスタ１９の動作チエツクは通常動作時に行なう必要が
ある）テストデータ発生回路８から出力されるテストデ
ータを内部バス１３に出力するバッファ１２は、ＡＮＤ
ゲート２９により出力制御されており、テストデータ発
生回路９から出力されるテストデータを内部バス１３に
出力する出力バッファ１４は、ＡＮＤゲート３０により
出力制御されている。

ＡＮＤゲート２つは、故障診断動作モード信号（Ｔ　−
ＤＴ）をインバータゲート３１により反転した信号と出
力活性化信号ＲＥ２を入力とし、これらの論理積出力（
ＲＥ２・Ｔ−ＤＴ）を出力バッファ１２の出力活性化信
号として、出力バッファ１２の出力を制御している。Ａ
ＮＤゲート３０は、故障診断動作モード信号（Ｔ−ＤＴ
）を反転した信号と出力活性化信号ＲＥ１を入力とし、
これらの論理積出力（ＲＥ、　　・Ｔ−ＤＴ）を出力バ
ッファ１４の出力活性化信号として、出力バッファ１４
の出力を制御している。

したがって、故障診断モード信号が“１°レベル状態で
故障診断動作モードになり、セルフテストのマイクロ命
令シーケンスの実行中に出力活性化信号ＲＥ２あるいは
ＲＥｌが“１ルベル状態となり、出力バッファ１２ある
いは出力バッファ１４の出力が指定されても、ＡＮＤゲ
ート２９゜３０の出力は“０”レベル状態となり、出力
バッファ１２．１４は出力状態とはならない。

なお、上記構成において実行されるセルフテスト用のマ
イクロ命令プログラムは、それぞれの回路ブロックに対
する有効な故障診断、不良解析を実現するための配慮が
必要となる。すなわち、故障診断、不良解析は、それぞ
れの回路ブロックに対してほぼ独立して行なわれるので
、セルフテスト用のマイクロ命令プログラムもそれぞれ
の回路ブロックをそれぞれほぼ独立にテストできるよう
にモジュール化して作成する必要がある。但し、これは
マイクロ命令によるテストプログラムの作成にとってさ
ほど大きな制約及び負担とはならない。

このような構成において、故障診断、不良解析を開始す
るには、まずはじめに初期設定を行なう。

この初期設定は、スキャン動作モードによって、マイク
ロ命令制御ブロック１内でスキャンチェーンをなすＦ／
Ｆ５，６、アドレスレジスタ３、出力レジスタ４に、故
障診断動作モードを規定する情報（Ｔ−１，ＤＴ−１）
　、故障診断を実行したい回路ブロックに対するセルフ
テストマイクロ命令のプログラムの先頭アドレス、スキ
ャン動作モードを解除した直後のクロックサイクルにお
ける不確実な動作を防ぐためのマイクロ命令をそれぞれ
対応させて設定する。

このようにして初期設定が完了した後スキャン動作モー
ドを解除すると、故障診断動作モードにおいて所望の回
路ブロックのセルフテストマイクロ命令プログラムの実
行が開始される。

このように故障診断動作モードの初期設定が行なわれる
と、故障診断動作モード信号（Ｔ−ＤＴ）が“１”レベ
ル状態となる。これにより、出力バッファ１２．１４の
出力が禁止され、テストデータ発生回路８，９からテス
トデータは出力されない状態となる。また、セレクタ回
路１７は外部入力端子１５から与えられるデータを選択
する状態となり、レジスタ１８はセレクタ回路１７がら
与えられるデータを取り込む状態となる。さらに、レジ
スタ１９は内部バス１３がら与えられるデータを取り込
む状態となり、セレクタ回路２ｏはレジスタ１９から出
力されるデータを出力バッファ２５を介して外部出力端
子１６に与える状態となる。

このような状態において、セルフテスト用のマイクロ命
令プログラムが実行されて、出力活性化信号ＲＥ２ある
いはＲＥ、が出力されると、故障診断動作モード信号が
ｌ”レベル状態にあるので、テストデータ発生回路８あ
るいはテストデータ発生回路９からはテストデータは内
部バス１３に出力されない。

一方、出力活性化信号ＲＥ２あるいはＲＥ、が出力され
るタイミングよりも１クロックサイクル先行して、故障
診断、不良解析用のテストデータを外部入力端子１５を
介して外部の例えばＬＳＩテスタから装置に供給し、セ
レクタ回路１７を介してレジスタ１８に与えて保持して
おく。

これによって、セルフテスト動作モードにあってはテス
トデータ発生回路８あるいはテストデータ発生回路９か
らテストデータが内部バス１３に出力されるタイミング
において、このタイミングの１クロツクサイクル前にレ
ジスタ１８に保持された外部からのテストデータが出力
バッファ２２を介して内部の動作に同期して内部バス１
３に与えられる。内部バス１３に与えられたテストデー
タは、予め指定された回路ブロックに供給され、この回
路ブロックの故障診断、不良解析が行なわれる。

故障診断、不良解析のテスト結果は、回路ブロツクから
内部バス１３を介してレジスタ１９に与えられ保持され
る。保持されたテスト結果は、保持されたタイミングの
１クロツクサイクル後にレジスタ１９からセレクタ回路
２０及び出力バッファ２５を介して外部出力端子１６か
ら外部の例えばＬＳＩテスタに与えられ、予め用意され
た期待値と比較される。

上述したような動作を内部のクロックサイクルに同期さ
せて繰り返し行なうことによって、回路ブロックの故障
診断、不良解析が実行されていく。

このように、上記実施例にあっては、セルフテスト用の
マイクロ命令プログラムをそのまま利用することにより
、セルフテストが可能な情報処理装置に簡単かつ少ない
ハードウェアを付加するだけで、外部からのテストデー
タによるセルフテストの対象となる所望の回路ブロック
の故障診断、不良解析を有効かつ十分に行なうことがで
きる。

また、テストデータは内部バス１３のデータ幅で一括し
て回路ブロックに与えられて故障診断、不良解析が実行
されるので、前述したＢ　Ｉ　ＬＢＯ方式のようにテス
トデータをシリアルに供給する方式に比して、はるかに
効率の高い故障診断、不良解析を実現することができる
。さらに、テストデータは回路ブロックの動作に同期し
て回路ブロックに与えられるので、回路ブロックの情報
処理装置に埋め込まれた（　ｅｍｂｅｄｄｅｄ）状態で
のＡＣ性能を正確に評価することも可能となる。

これらのことは、特にＣｌ５Ｃタイプのマイクロプロセ
ッサ等のマイクロ命令制御を主体とする複雑なフルカス
タムＶＬＳＩの早期開発、量産立ち上げに大きく寄与す
ることになる。

また、セルフテスト用のテストデータ発生回路は簡単な
構成として、一定水準以上の故障検出率をＬＳＩテスタ
を使用することなく得られるようにし、テスト発生回路
で発生困難なテストデータをＬＳＩテスタから直接供給
することによって最終的に要求される故障検出率を達成
するといった手法も可能となる。このような手法にあっ
ては、チップ面積及びテストコスト（テスト時間）を最
適なバランスで最小化した出荷検査を実現することがで
きるようになり、量産時のコスト低減に有用なものとな
る。

次に、この発明の他の実施例を第２図を用いて説明する
。

第２図はこの発明の他の実施例を示す構成図である。同
図に示す実施例の特徴とするところは、上述した実施例
に比してセルフテスト時と故障診断、不良解析時とにお
いて、内部バスにテストデータを供給する回路を共通化
するとともに、内部バスからテスト結果を受ける回路も
共通化したことにある。なお、第２図において、第１図
と同符号のものは同一機能を有するものであり、その説
明は省略する。

第２図に示す構成においては、第１図に示したレジスタ
を基本構成とするテストデータ発生回路９とレジスタ１
８とを共通化してテストデータ供給回路３２とし、第１
図に示したレジスタを基本構成とするシグネチャ圧縮回
路１１とレジスタ１９とを共通化してテスト結果収集回
路３３としている。

テストデータ供給回路３２は、セルフテスト動作時には
第１図に示したテストデータ発生回路９として機能し、
故障診断、不良解析時には第１図に示したレジスタ１８
と同様に単なるレジスタとして機能する。テストデータ
供給回路３２は、故障診断動作モード信号（Ｔ−ＤＴ）
の入力によって、上記した機能動作の切換えが行なわれ
る。また、テストデータ供給回路３２のテストデータの
人力制御は、第１図に示したレジスタ１８の入力制御を
行なうと同様な構成及び作用で行なわれる。

ただし、テストデータ供給回路３２のテストデータの出
力制御については、出力活性化信号ＲＥａとＲＥ、が共
通となってＲＥａとなるので、出力バッファ２２は、Ｒ
Ｅａ＋Ｔ−ＤＴ・　（ＲＥ２＋ＲＥ３＋・・＋ＲＥｎ）
て示される出力活性化信号で出力制御されることになる
。

テスト結果収集回路３３は、セルフテスト動作時には第
１図に示したシグネチャ圧縮回路１１として機能し、故
障診断動作時には第１図に示したレジスタ１９と同様な
単なるレジスタとして機能する。テスト結果収集回路３
３は、故障診断動作モード信号（Ｔ　−ＤＴ）の入力に
よって、上記した機能動作の切換えが行なわれる。また
、テスト結果収集回路３３のテスト結果の人出力制御は
、第１図に示したレジスタ１９の入出力制御を行なうと
同様な構成及び作用で行なわれる。

したがって、このような構成にあっても、第１図に示し
た構成と同様な作用で故障診断、不良解析を行なうこと
が可能となり、同様の効果を得ることができる。さらに
、この実施例にあっては、セルフテスト用の構成と故障
診断用の構成との共通化を図っているので、テスト回路
のオーバヘッドを小さくすることができる。また、通常
動作用の構成とテスト用の構成が明確に分離されるので
、設計ミスを抑制することができるようになる。

［発明の効果］ 以上説明したように、この発明によれば、内部バスに接
続された複数の被テスト回路の第１のテストを制御する
マイクロ命令制御テストシーケンスを用いて、テストデ
ータの外部からの供給及びテスト結果の外部への出力を
並列データ幅で一括して行ない、被テスト回路の第２の
テストを実行するようにしたので、構成の大型化及び複
雑化を招くことなく、セルフテスト及び効率的で十分な
故障診断、不良解析を実施し得る情報処理装置のテスト
容易化回路を提供することができる。

【図面の簡単な説明】

第１図はこの発明の一実施例に係わる情報処理装置のテ
スト容易化回路の構成を示す図、第２図はこの発明の他
の実施例に係わる情報処理装置のテスト容易化回路の構
成を示す図、第３図、第４図及び第５図は従来の情報処
理装置のテスト容易化回路の構成を示す図である。 １・・・マイクロ命令制御ブロック、 ８．９・・・テストデータ発生回路、 １０・・・回路ブロック、 １１・・・シグネチャ圧縮回路、 １２．１４，２２．２５・・・出力バッファ、１３・・
・内部バス、 １５・・・外部入力端子、 １６・・・外部出力端子、 １７．２０・・・セレクタ回路、 １８．１９・・・レジスタ、 ２１．２３，２６，２７，２８．２９，３０゜３１・・
・論理ゲート、 ４０・・・通常動作用回路からの出力。

Claims (3)

【特許請求の範囲】
1. （１）内部バスに接続されてマイクロ命令制御される複
   数の被テスト回路の第１のテストを、自己発生するテス
   トデータを用いてマイクロ命令制御テストシーケンスに
   したがって実行する情報処理装置のテスト容易化回路に
   して、 前記マイクロ命令制御テストシーケンスによる前記被テ
   スト回路の第２のテストを指令する指令手段と、 前記指令手段によって第２のテストが指令された時に、
   前記装置に含まれて前記内部バスに接続された並列入出
   力可能な第１の記憶手段に対して、テストデータの外部
   からの入力及び前記内部バスへの出力を前記マイクロ命
   令制御テストシーケンスにしたがって制御するテストデ
   ータ供給制御手段と、 前記指令手段によって第２のテストが指令された時に、
   前記装置に含まれて前記内部バスに接続された並列入出
   力可能な第２の記憶手段に対して、前記内部バスからの
   テスト結果の入力及び外部への出力を前記マイクロ命令
   制御テストシーケンスにしたがって制御するテスト結果
   出力制御手段と、前記指令手段によって第２のテストが
   指令された時に、自己発生テストデータの前記内部バス
   への出力を禁止する禁止手段と、 を有することを特徴とする情報処理装置のテスト容易化
   回路。
2. （２）前記第１の記憶手段は、前記装置に含まれて第１
   のテストに用いられるテストデータ自己発生回路である
   ことを特徴とする請求項１記載の情報処理装置のテスト
   容易化回路。
3. （３）前記第２の記憶手段は、前記装置に含まれて第１
   のテストに用いられるテストデータ収集回路であること
   を特徴とする請求項１記載の情報処理装置のテスト容易
   化回路。