JPH0682759B2 - 導電性スタツドの形成方法 - Google Patents

導電性スタツドの形成方法

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JPH0682759B2
JPH0682759B2 JP63148460A JP14846088A JPH0682759B2 JP H0682759 B2 JPH0682759 B2 JP H0682759B2 JP 63148460 A JP63148460 A JP 63148460A JP 14846088 A JP14846088 A JP 14846088A JP H0682759 B2 JPH0682759 B2 JP H0682759B2
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Description

【発明の詳細な説明】 A.産業上の利用分野 本発明は、個別のデバイスを相互持続して集積回路を形
成するためのメタライゼーション法に関するものであ
る。
B.従来の技術 一般に、半導体製造業では２つの異なるスタッド・メラ
タジ技法が知られている。１つの技法は、処理した基板
上にホウリンケイ酸ガラス（BPSG）またはリンケイ酸ガ
ラス（PSG）等のドープされたガラス層を付着させ、基
板上の選択された構造を露出するように、ドープされた
ガラス層を貫通してヴァイア（開孔）をエッチングし、
これらのヴァイアに金属を充填して、上側にある金属を
介して下側の構造を相互接続する導電性スタッドを形成
するものである。もう１つの技法は、処理された基板上
に金属層を直接付着させ、金属をパターン付けして導電
性スタッドを形成し、ドープされたガラス層を付着さ
せ、ガラス層を平坦化して導電性スタッドの上面を露出
させるものである。
集積回路の密度が高まるにつれて、金属線が占めるスペ
ースと線間の間隔の和（当技術では、「タイト」メタル
・ピッチと呼ばれる）が減少する。上記のスタッド・メ
タライゼーション技法はどちらも、メタル・ピッチがタ
イトすなわちきつくなるほど実施することがますます困
難になる。その難しさを、第６図および第７図（従来技
術）に示す。第６図に示すように、金属を付着する前
に、基板１上に付着された、ドープされたガラス層４に
ヴァイア２を形成するとき、メタル・ピッチを高めるに
は、垂直な側壁傾斜を有するヴァイアの使用が必要とな
る。その上、ヴァイアの幅を減らさなければならない。
得られるヴァイアは、「アスペクト比」（すなわち、ヴ
ァイアの深さと幅Ｗの比」が大きい。当技術で周知のよ
うに、金属中にボイドを形成させず、したがって、ヴァ
イア内の金属の導電率および信頼性を低下させることな
く、アスペクト比の大きなヴァイア内に金属層を付着さ
せることは非常に困難である。これがいわゆる「金属孔
充填」問題である。第７図に示すように、導電性スタッ
ド６を密接した間隔で配設した基板１上に、ドープされ
たガラス層を付着させるとき、同様なアスペクト比の問
題が生じる。この場合も、２本のスタッド６間のアスペ
クト比の大きな「ギャップ」にボイドを含まないドープ
されたガラスを付着させることは困難である。これがい
わゆる「絶縁体ギャップ充填」問題である。
従来技術では、垂直なヴァイア側壁を面取りすることに
よって金属孔充填問題に対処してきた。たとえば、1986
年６月17日に発行された、「プラズマ・エッチングの方
法および装置（Method And Apparatus For Plasma
Etching）」と題する米国特許第4595452号を参照のこ
と。しかし、種々の理由で（たとえば、デバイスの平坦
性の維持）、絶縁体の付着に先立ってスタッドを画定す
るメタライゼーション技法を使用する法が有利である。
絶縁体の付着に先立って金属スタッドを単に面取りする
方法は、それに伴って金属プロファイルが変化して、そ
の導電性特性を劣化させる可能性があるので、絶縁体ギ
ャップ充填問題に対する十分な解決策ではない。
したがって、スタッドの画定後に金属をエッチングせず
に絶縁体ギャップ充填問題に対処できる、メタライゼー
ション法が当技術で求められている。
C.発明が解決しようとする問題点 したがって、本発明の目的は、絶縁体ギャップ充填を最
大限度まで行なうメタライゼーション法を提供すること
である。
本発明のもう１つの目的は、導電性スタッドをエッチン
グせずに絶縁体ギャップ充填に対処できるメタライゼー
ション法を提供することである。
本発明のさらにもう１つの目的は、ヴァイア充填技法お
よびスタッド形成メタライゼーション技法の両方の有利
な特性を利用しながら、それぞれの技法に伴う金属孔充
填問題および絶縁体ギャップ充填問題に対処できるメタ
ライゼーション法を提供することである。
D.問題点を解決するための手段 本発明は、ヴァイア充填技法およびスタッド形成メタラ
イゼーション技法を併用して基板上に導電性構造を形成
するものである。最終スタッドの厚みの約1/2のスタッ
ドを基板上に画定する。スタッド上には、スタッド形成
マスクが形成されている。次に、マスクの側壁に正のテ
ーパをつけ、絶縁体層を基板に付着させる。次に、絶縁
体をエッチングしてスタッド形成マスクを露出させ、そ
してマスクを除去する。次に、絶縁体層内にこのように
形成されたヴァイアの側壁に正のテーパをつける。絶縁
体を付着する前にスタッド・マスクと、金属を付着する
前に絶縁体ヴァイアに共に正のテーパを付けることによ
り、絶縁体ギャップ充填問題および金属孔充填問題が克
服される。
本発明の構成は次の通りである。
実質的に垂直な両側壁を有し密接した、複数のスタツド
・マスキング領域および隣接スタツド・マスキング領域
相互間の開口から成るスタツド・マスクを基板上のスタ
ツドの部分的高さに対応する厚さの導電層上に形成する
工程と、 上記導電層をエツチング雰囲気に曝らして上記スタツド
・マスキングの開口パターンに対応する部分の上記導電
層を除去する工程と、 上記スタツド・マスクの開口内側壁に正のテーパを形成
する物理的エツチング雰囲気に曝らしてスタツド・マス
クの表面における開口を拡大する工程と、 上記開口に露出した基板表面を含むスタツド・マスクの
表面全体に、該マスクの材料とは異なる材料の絶縁層を
付着する工程と、 上記スタツド・マスクの表面が露出する迄上記絶縁層の
表面を実質的に平坦にエツチングする工程と、 上記スタッド・マスクを実質的に選択的にエツチングす
る化学的選択エツチング雰囲気に、上記スタツド・マス
クの露出面を含む上記絶縁層を曝らして上記スタツド・
マスクを除去することにより、負のテーパのついた絶縁
層内側壁により形状が決定されたヴアイアを形成する工
程と、 上記ヴアイアの内側壁に正のテーパを形成する物理的エ
ツチング雰囲気に曝らしてヴアイアの表面における開口
を拡大する工程と、 上記ヴアイアに露出した上記導電層表面を含む上記絶縁
層表面にスタツド高さの残りの高さに対応する厚さの導
電層を付着する工程と、 から成り、スタツド・マスクの開口内側壁およびヴアイ
ア内側壁に正のテーパを形成することにより、密接スタ
ツド間のギヤツプの絶縁層による充填およびスタツド導
電層によるヴアイアの充填を促進することを特徴とする
導電性スタツドの形成方法。
E.実施例 第１図を参照すると、金属層12が基板10の全面に付着さ
れる。この説明では、基板10は集積回路構造を欠いた状
態で示してある。しかし、実際には、多数のデバイス
（抵抗、コンデンサ、トランジスタ等）が金属の画定前
に基板上に形成されている。形成される導電性スタッド
は、これらの素子を相互接続して集積回路を形成するの
に使用される。金属層12は、通常の技術を使って基板10
の表面に最終的なスタッド高（たとえば、１ミクロン）
のほぼ1/2の厚さに付着された通常のアルミニウムを主
成分とする金属（Al/2％Si、Al/4％Cu/2％Si）から構成
できる。その他の金属（たとえば、タングステン等の超
耐熱性金属）を使用することもできる。
次に、導電層12上にスタッド・マスク構造14を形成す
る。スタッド・マスク14は、ドープされたシリコン酸化
物をほとんど腐食せずに除去できる物質（たとえば、シ
リコン窒化物）から成る。シリコン窒化物は、蒸着源と
してシランおよびアンモニアを用いた通常の低圧（0.2
ミリトル）化学蒸着法（LPCVD）を使って蒸着する。シ
リコン窒化物層も最終金属スタッド高（やはり、ほぼ１
ミクロン）の約1/2とする。次に、通常の感光性ポリマ
ー（たとえば、ニュージャージー州、サマービルのアメ
リカン・ヘキスト・コーポレーション（American Hoec
hst Corporation）のAZフォトレジスト製品グループか
ら市販されている）ノボラックをベースとするフォトレ
ジスト（“AZ"はアメリカン・ヘキスト・コーポレーシ
ョンの登録商標）を付着させ、パターン付けしてレジス
ト・マスクを画定し、シリコン窒化物層の露出部分に指
向性CHF3/O2気状プラズマ反応性イオン・エッチング（R
IE）を施して、異方性除去する。
第２図に示すように、次に基板にさらに反応性イオン・
エッチングを施し、スタッド・マスク14によって露出さ
れた金属層12の部分を、下側にある基板10の部分をほと
んど腐食せずに、除去する。反応性イオン・エッチング
は、プラズマサーム単一ウェハ金属エッチング装置で使
用されるBCl3/Cl2/CHCl3/H2の組み合わせ等の塩素を主
成分とする気状プラズマ中で実行できる。
次に基板にスパッタ・エッチングを施して、スタッド・
マスク14の側壁に正のテーパをつける。テーパをつけた
側壁の実際の傾斜度は、Arをベースとするスパッタ・エ
ッチング（2000ワット、−450V直流バイアス、0.02ト
ル）に少量のCF4を導入することにより制御できる。一
般に、正の60′のテーパを付けると、側壁の傾斜とマス
ク上面に最大マスク領域との間で最適な均衡が得られ
る。「正の」テーパとは、第２図に示すように、側壁が
内側に傾斜することを意味する。スタッド・マスク14が
初期の正の側壁傾斜をもたらすまで、エッチングを続け
なければならない。下側にある金属スタッドが感知でき
る程度に腐食される前に、スパッタ・エッチング・ステ
ップを中止する。スパッタリングの代わりに他の物理タ
イプのエッチング法（たとえば、イオン・ミリング）を
使用してもよい。
次に、厚いパッシゼーション層16を基板に付着させ、ス
タッド・マスク14の上部表面が露出するまで、平坦化さ
せる。絶縁層は、ドープされていないガラス、ドープさ
れたガラス（BPSG、PSG）、または、電荷侵入に対する
保護および金属レベル間の絶縁をもたらす他の任意の厚
い絶縁体（たとえば、ポリイミド）でよい。ドープされ
たガラス（特にBPSG）が好ましい。スタッド・マスクに
テーパをつけるため、隣接するスタッド間のギャップの
アスペクト比が減少するので、ガラスを付着させる際に
ボイドが発生する恐れがかなり少なくなることに留意さ
れたい。すなわち、テーパのため、垂直側壁を有するギ
ャップの部分が半分に減少する。通常の技術を用いて絶
縁体を付着させた後、スタッド・マスクを露出させると
ともに、後続の金属レベルが付着しやすいように絶縁体
を平坦化させる。この結果を得るための周知の方法は他
にもあるが（たとえば、平坦化用のポリマー層を付着さ
せ、次に、気状プラズマ中でポリマー層をエッチングし
て下側のドープされたガラスをほぼ同じ速度でエッチン
グさせる）、本発明者等は、研磨スラリー（たとえば、
キャボット（Cabot）社から市販されている「キャボッ
ト SCO1」）の存在下で、圧力8psiで、SUBA4穿孔研磨
パッドを備えたストラスボー（Strasbaugh）のウェハ研
磨工具を使って、ドープあれたガラス表面を研磨する方
法を選んだ。スッタッド・マスク14をほとんど除去する
ことなく、スタッド・マスク14の上面が露出するまで研
磨を続けなければならない。
次に、周囲の酸化物16または下側の金属12をほとんど腐
食しな湿式エッチャント（165℃のH3PO4）にさらして、
スタッド・マスク14を除去する。スタッド・マスクの除
去後に、得られたヴァイアが負の断面（すわち、アンダ
ーカット）を有することが第３図から認められる。次
に、負の側壁傾斜を正の側壁傾斜に変換するのに十分な
時間だけ、第２のスパッタ・エッチング（第１のスタッ
パ・エッチングと同様な条件で）を行なう。最後に、第
１の金属層と同様な条件で第２の金属層を付着させる。
充填すべきヴァイアが従来技術のヴァイアの深さの1/2
にすぎず、かつヴァイアは正の側壁傾斜を有するので、
ボイドを生じずに金属をヴァイア内部に被覆させること
ができる。第４図を参照のこと。次に、第２の金属層を
希望に応じてパターン付けすることができる。
したがって、本発明は、アスペクト比がより小さなギャ
ップおよびヴァイアを設けることにより、ギャップ充填
問題および孔充填問題を共に抑制する。ギャップのアス
ペクト比は、スタッド・マスクの側壁にテーパをつける
ことにより小さくなる。ヴァイアのアスペクト比は、充
填すべきヴァイアの深さを減らすことにより小さくな
る。ヴァイアのアスペクお比は、ヴァイアの側壁にテー
パをつけることによりさらに小さくなる。
独立型スタッドの形成に関連して本発明を図示し、説明
してきたが、本発明はそれに限定されるものではない。
第５図に示すように、本発明を実施して、金属層間にス
タッドを形成することもできる。第１の金属層12は、金
属配線面をもたらす第１の部分12Aと、部物的「スタッ
ド・アップ」をもたらす第２の部分12Bを有し、部分的
スタッド・アップは（ヴァイア内に存在する金属層18の
部分によって画定される部物的「スタッド・ダウン」と
あいまって）、第１の配線面12Aを、充填されたヴァイ
アの外側にある金属層18の部分によって画定される第２
の配線面に結合する。
本発明の精神および範囲から逸脱することなく、上述の
構造および方法に変更を加えることができる。たとえ
ば、窒化物スタッド・マスクと下側の金属の間にスパッ
タ・エッチ・ストップ材を形成することができる。した
がって、ヴァイアの側壁にスパッタ・エッチングを施す
とき、このスパッタ・エッチ・ストップ層はエッチング
の最初の段階では金属を保護し、エッチングの最終段階
では除去されるので金属コンタクトを劣化させることは
ない。
【図面の簡単な説明】
第１図ないし第４図は、本発明の第１の実施例による処
理ステップを施した基板の断面図。 第５図は、本発明の第２の実施例による処理ステップを
施した基板の断面図。 第６図および第７図（従来技術）は、それぞれ従来技術
の金属孔充填問題および絶縁体ギャップ充填問題を示す
断面図である。 10……基板、12……金属層、14……スタッド・マスク、
16……酸化物。

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】実質的に垂直な両側壁を有し密接した複数
    のスタツド・マスキング領域および隣接スタツド・マス
    キング領域相互間の開口から成るスタツド・マスクを基
    板上のスタツド高の部分的高さに対応する厚さの導電層
    上に形成する工程と、 上記導電層をエツチング雰囲気に曝らして上記スタツド
    ・マスクの開口パターンに対応する部分の上記導電層を
    除去する工程と、 上記スタツド・マスクの開口内側壁に正のテーパを形成
    する物理的エツチング雰囲気に曝らしてスタツド・マス
    クの表面における開口を拡大する工程と、 上記開口に露出した基板表面を含むスタツド・マスクの
    表面全体に、該マスクの材料とは異なる材料の絶縁層を
    付着する工程と、 上記スタツド・マスクの表面が露出する迄上記絶縁層の
    表面を実質的に平坦にエツチングする工程と、 上記スタッド・マスクを実質的に選択的にエツチングす
    る化学的選択エツチング雰囲気に、上記スタツド・マス
    クの露出面を含む上記絶縁層を曝らして上記スタツド・
    マスクを除去することにより、負のテーパのついた絶縁
    層内側壁により形状が決定されたヴアイアを形成する工
    程と、 上記ヴアイアの内側壁に正のテーパを形成する物理的エ
    ツチング雰囲気に曝らしてヴアイアの表面における開口
    を拡大する工程と、 上記ヴアイアに露出した上記導電層表面を含む上記絶縁
    層表面に残りのスタツド高に対応する厚さの導電層を付
    着する工程と、 から成り、スタツド・マスクの開口内側壁およびヴアイ
    ア内側壁に正のテーパを形成することにより、密接スタ
    ツド間のギヤツプの絶縁層による充填およびスタツド導
    電層によるヴアイアの充填を促進することを特徴とする
    導電性スタツドの形成方法。
JP63148460A 1987-08-17 1988-06-17 導電性スタツドの形成方法 Expired - Lifetime JPH0682759B2 (ja)

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Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63104425A (ja) * 1986-10-09 1988-05-09 インタ−ナショナル・ビジネス・マシ−ンズ・コ−ポレ−ション バイアの形成方法
US5307903A (en) * 1988-01-29 1994-05-03 Hitachi, Ltd. Method and system of controlling elevators and method and apparatus of inputting requests to the control system
US4952274A (en) * 1988-05-27 1990-08-28 Northern Telecom Limited Method for planarizing an insulating layer
US5413966A (en) * 1990-12-20 1995-05-09 Lsi Logic Corporation Shallow trench etch
US5290396A (en) * 1991-06-06 1994-03-01 Lsi Logic Corporation Trench planarization techniques
US5225358A (en) * 1991-06-06 1993-07-06 Lsi Logic Corporation Method of forming late isolation with polishing
US5217566A (en) * 1991-06-06 1993-06-08 Lsi Logic Corporation Densifying and polishing glass layers
US5248625A (en) * 1991-06-06 1993-09-28 Lsi Logic Corporation Techniques for forming isolation structures
US5252503A (en) * 1991-06-06 1993-10-12 Lsi Logic Corporation Techniques for forming isolation structures
US5169802A (en) * 1991-06-17 1992-12-08 Hewlett-Packard Company Internal bridging contact
US5514616A (en) * 1991-08-26 1996-05-07 Lsi Logic Corporation Depositing and densifying glass to planarize layers in semi-conductor devices based on CMOS structures
US5258328A (en) * 1992-03-16 1993-11-02 Kabushiki Kaisha Toshiba Method of forming multilayered wiring structure of semiconductor device
US5422289A (en) * 1992-04-27 1995-06-06 National Semiconductor Corporation Method of manufacturing a fully planarized MOSFET and resulting structure
US5302551A (en) * 1992-05-11 1994-04-12 National Semiconductor Corporation Method for planarizing the surface of an integrated circuit over a metal interconnect layer
US5278103A (en) * 1993-02-26 1994-01-11 Lsi Logic Corporation Method for the controlled formation of voids in doped glass dielectric films
US5604158A (en) * 1993-03-31 1997-02-18 Intel Corporation Integrated tungsten/tungsten silicide plug process
US5397433A (en) * 1993-08-20 1995-03-14 Vlsi Technology, Inc. Method and apparatus for patterning a metal layer
JP3349001B2 (ja) * 1994-12-29 2002-11-20 ソニー株式会社 金属膜の形成方法
AU4866496A (en) * 1995-02-24 1996-09-18 Intel Corporation Polysilicon polish for patterning improvement
US5827780A (en) * 1996-04-01 1998-10-27 Hsia; Liang Choo Additive metalization using photosensitive polymer as RIE mask and part of composite insulator
US6331481B1 (en) 1999-01-04 2001-12-18 International Business Machines Corporation Damascene etchback for low ε dielectric
US6503827B1 (en) 2000-06-28 2003-01-07 International Business Machines Corporation Method of reducing planarization defects
US9496217B2 (en) * 2009-06-04 2016-11-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus of forming a via

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4070501A (en) * 1976-10-28 1978-01-24 Ibm Corporation Forming self-aligned via holes in thin film interconnection systems
US4307179A (en) * 1980-07-03 1981-12-22 International Business Machines Corporation Planar metal interconnection system and process
US4572765A (en) * 1983-05-02 1986-02-25 Fairchild Camera & Instrument Corporation Method of fabricating integrated circuit structures using replica patterning
JPS60102756A (ja) * 1983-11-09 1985-06-06 Toshiba Corp 半導体装置の製造方法
CA1260754A (en) * 1983-12-26 1989-09-26 Teiji Majima Method for forming patterns and apparatus used for carrying out the same
US4575402A (en) * 1985-02-13 1986-03-11 Hewlett-Packard Company Method for fabricating conductors in integrated circuits
US4595452A (en) * 1985-03-11 1986-06-17 Oerlikon-Buhrle U.S.A. Inc. Method and apparatus for plasma etching
US4621045A (en) * 1985-06-03 1986-11-04 Motorola, Inc. Pillar via process

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