JPH06163714A - 多層配線構造の半導体装置及びその製造方法 - Google Patents
多層配線構造の半導体装置及びその製造方法Info
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- JPH06163714A JPH06163714A JP31499992A JP31499992A JPH06163714A JP H06163714 A JPH06163714 A JP H06163714A JP 31499992 A JP31499992 A JP 31499992A JP 31499992 A JP31499992 A JP 31499992A JP H06163714 A JPH06163714 A JP H06163714A
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- film
- forming
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Abstract
(57)【要約】
【目的】 本発明は、多層配線構造を有する半導体装置
及びその製造方法において、ヴィア構造に著しい信頼性
を有する半導体装置及びその製造方法を提供することを
目的とする。 【構成】 本発明に係る製造方法は、基板本体１０の上
方の下層金属配線３０を含む下地絶縁膜２０に層間絶縁
膜４０を形成する第１の工程と、層間絶縁膜４０にヴィ
ア孔５０を穿設する第２の工程と、ヴィア孔５０の穿設
された層間絶縁膜４０上にヴィア膜５１ａを形成する第
３の工程と、ヴィア孔５０の底面に形成されたヴィア膜
５１ａを除去する第４の工程と、ヴィア孔５０にＣＶＤ
法によってAlもしくはAl合金を堆積させてヴィアプラグ
５２を形成する第５の工程とを有することを特徴とす
る。
及びその製造方法において、ヴィア構造に著しい信頼性
を有する半導体装置及びその製造方法を提供することを
目的とする。 【構成】 本発明に係る製造方法は、基板本体１０の上
方の下層金属配線３０を含む下地絶縁膜２０に層間絶縁
膜４０を形成する第１の工程と、層間絶縁膜４０にヴィ
ア孔５０を穿設する第２の工程と、ヴィア孔５０の穿設
された層間絶縁膜４０上にヴィア膜５１ａを形成する第
３の工程と、ヴィア孔５０の底面に形成されたヴィア膜
５１ａを除去する第４の工程と、ヴィア孔５０にＣＶＤ
法によってAlもしくはAl合金を堆積させてヴィアプラグ
５２を形成する第５の工程とを有することを特徴とす
る。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置内において
使用するヴィアプラグ（埋め込みプラグ）の形成方法に
関するものであり、特に、微細化が進んだ場合にも高い
信頼性を有するヴィア構造を製造するために有効なヴィ
アプラグの形成方法に関するものである。
使用するヴィアプラグ（埋め込みプラグ）の形成方法に
関するものであり、特に、微細化が進んだ場合にも高い
信頼性を有するヴィア構造を製造するために有効なヴィ
アプラグの形成方法に関するものである。
【０００２】
【従来の技術】従来、AlもしくはAl合金を用いたヴィア
プラグは、例えば特開平 4-51525号に示されているよう
に、ジメチルアルミニウムハイドライド（ＤＭＡＨ）と
水素とを原料とする選択ＣＶＤ法によって、ヴィア孔の
底面からのみAlもしくはAl合金を堆積することによって
形成されていた。
プラグは、例えば特開平 4-51525号に示されているよう
に、ジメチルアルミニウムハイドライド（ＤＭＡＨ）と
水素とを原料とする選択ＣＶＤ法によって、ヴィア孔の
底面からのみAlもしくはAl合金を堆積することによって
形成されていた。
【０００３】図６に、この方法を具体的に説明する。図
６（ａ）は、ヴィア孔５０形成後の工程を示す。Si基板
１０上に下地絶縁膜２０とパターンニングされた下層金
属配線３０とが形成され、これらを覆うように第１の絶
縁膜である層間絶縁膜４０が形成されている。図６
（ｂ）の工程でヴィア孔５０内にＣＶＤ−Ａｌのヴィア
プラグ５２を選択成長させる。
６（ａ）は、ヴィア孔５０形成後の工程を示す。Si基板
１０上に下地絶縁膜２０とパターンニングされた下層金
属配線３０とが形成され、これらを覆うように第１の絶
縁膜である層間絶縁膜４０が形成されている。図６
（ｂ）の工程でヴィア孔５０内にＣＶＤ−Ａｌのヴィア
プラグ５２を選択成長させる。
【０００４】
【発明が解決しようとする課題】しかし、現実的には上
記のように理想的にヴィアプラグ５２を形成できず、次
のような問題がおこることがある。
記のように理想的にヴィアプラグ５２を形成できず、次
のような問題がおこることがある。
【０００５】すなわち、図７（ａ）に示すように、マス
ク７０をセットした後に、ヴィア孔５０を開孔する際の
ＲＩＥによって、下層金属配線３０の材料８０がスパッ
タされ、ヴィア孔５０の内周面に付着してしまうのであ
る。そして、選択ＣＶＤ法によってヴィアプラグ５２を
形成する際、ヴィア孔５０の内周面に付着した金属配線
の材料８０によって選択ＣＶＤ法の選択性が劣化し、ヴ
ィア孔５０底面からだけでなく、ヴィア孔５０の内周面
からもAlもしくはAl合金が堆積してしまう。この結果、
図７（ｂ）に示すように、ヴィアプラグ５２の形状が変
形しボイド９０が生ずるなどして、ヴィア構造もしくは
ヴィアプラグ５２上に形成される上層金属配線の信頼性
が低下するという問題点がある。
ク７０をセットした後に、ヴィア孔５０を開孔する際の
ＲＩＥによって、下層金属配線３０の材料８０がスパッ
タされ、ヴィア孔５０の内周面に付着してしまうのであ
る。そして、選択ＣＶＤ法によってヴィアプラグ５２を
形成する際、ヴィア孔５０の内周面に付着した金属配線
の材料８０によって選択ＣＶＤ法の選択性が劣化し、ヴ
ィア孔５０底面からだけでなく、ヴィア孔５０の内周面
からもAlもしくはAl合金が堆積してしまう。この結果、
図７（ｂ）に示すように、ヴィアプラグ５２の形状が変
形しボイド９０が生ずるなどして、ヴィア構造もしくは
ヴィアプラグ５２上に形成される上層金属配線の信頼性
が低下するという問題点がある。
【０００６】また、ヴィアプラグ５２を形成した後に上
層金属配線６０を形成する際、マスク７０の位置合わせ
がずれてしまうことがある。この結果、図８に示すよう
に、マスク７０のエッジがヴィア孔５０の内側に入り込
みヴィアプラグ５２を形成しているAlもしくはAl合金を
エッチングして、ヴィア孔５０内に空隙１００を発生さ
せることがある。この空隙１００によってヴィア構造の
信頼性の低下を生じ、また、上層金属配線７０を形成す
るときのAlエッチングに用いる塩素や、洗浄の際の水分
等の残留によりAl腐食をおこす原因にもなるという問題
点もある。
層金属配線６０を形成する際、マスク７０の位置合わせ
がずれてしまうことがある。この結果、図８に示すよう
に、マスク７０のエッジがヴィア孔５０の内側に入り込
みヴィアプラグ５２を形成しているAlもしくはAl合金を
エッチングして、ヴィア孔５０内に空隙１００を発生さ
せることがある。この空隙１００によってヴィア構造の
信頼性の低下を生じ、また、上層金属配線７０を形成す
るときのAlエッチングに用いる塩素や、洗浄の際の水分
等の残留によりAl腐食をおこす原因にもなるという問題
点もある。
【０００７】そこで、本発明は、上記の問題点を解決す
る方法を提供することを目的とする。
る方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】上記課題を解決するため
に、本発明に係る半導体装置は、基板上に形成された下
層金属配線と、下層金属配線を含む面上に形成された第
１の絶縁膜と、第１の絶縁膜の所定の位置をエッチング
除去して下層金属配線を露出させることにより穿設され
た開孔と、開孔の内周面に周設された第２の絶縁膜と、
露出した下層金属配線からAlもしくはAl合金を成長させ
ることにより第２の絶縁膜が周設された開孔内に形成さ
れたヴィアプラグと備えることを特徴とする。
に、本発明に係る半導体装置は、基板上に形成された下
層金属配線と、下層金属配線を含む面上に形成された第
１の絶縁膜と、第１の絶縁膜の所定の位置をエッチング
除去して下層金属配線を露出させることにより穿設され
た開孔と、開孔の内周面に周設された第２の絶縁膜と、
露出した下層金属配線からAlもしくはAl合金を成長させ
ることにより第２の絶縁膜が周設された開孔内に形成さ
れたヴィアプラグと備えることを特徴とする。
【０００９】さらに、下層金属配線は、AlもしくはAl合
金を含む導電材料からなることが望ましい。
金を含む導電材料からなることが望ましい。
【００１０】また、上記課題を解決するために、本発明
に係る製造方法は、基板上の下層金属配線を含む面に第
１の絶縁膜を形成する第１の工程と、第１の絶縁膜の所
定の位置をエッチング除去して下層金属配線を露出させ
ることにより開孔を穿設する第２の工程と、開孔の穿設
された第１の絶縁膜上に第２の絶縁膜を形成する第３の
工程と、開孔の底面に形成された第２の絶縁膜を除去す
る第４の工程と、開孔にＣＶＤ法によってAlもしくはAl
合金を堆積させてヴィアプラグを形成する第５の工程と
を有することを特徴とする。
に係る製造方法は、基板上の下層金属配線を含む面に第
１の絶縁膜を形成する第１の工程と、第１の絶縁膜の所
定の位置をエッチング除去して下層金属配線を露出させ
ることにより開孔を穿設する第２の工程と、開孔の穿設
された第１の絶縁膜上に第２の絶縁膜を形成する第３の
工程と、開孔の底面に形成された第２の絶縁膜を除去す
る第４の工程と、開孔にＣＶＤ法によってAlもしくはAl
合金を堆積させてヴィアプラグを形成する第５の工程と
を有することを特徴とする。
【００１１】
【作用】上記の構成によれば、開孔の内周面にはさらに
第２の絶縁膜が形成されているので、内周面に付着した
金属を含む付着物が露出することがない。このため内周
面からの金属の堆積を防ぐことができるので、多層配線
構造におけるヴィアプラグの形状が変形することがな
い。
第２の絶縁膜が形成されているので、内周面に付着した
金属を含む付着物が露出することがない。このため内周
面からの金属の堆積を防ぐことができるので、多層配線
構造におけるヴィアプラグの形状が変形することがな
い。
【００１２】また、上記の製造方法によれば、第１の絶
縁膜に開孔を穿設した後にさらに、開孔の内周面に第２
の絶縁膜を形成してヴィア孔とするので、第１の絶縁膜
に開孔を形成する際に開孔の内周面に付着した付着物を
第２の絶縁膜で覆い隠すことができる。このため、内周
面からの金属の堆積を防ぐことができるので、多層配線
構造におけるヴィアプラグの形状が変形することがな
い。また、開孔の内周面に第２の絶縁膜が形成されてい
れば、上層金属配線を形成する際のマスクが多少ずれて
も、マスクエッジがヴィア孔の内側に入り込むことがな
い。これにより、ヴィアプラグを形成しているAlもしく
はAl合金がエッチングされることがない。
縁膜に開孔を穿設した後にさらに、開孔の内周面に第２
の絶縁膜を形成してヴィア孔とするので、第１の絶縁膜
に開孔を形成する際に開孔の内周面に付着した付着物を
第２の絶縁膜で覆い隠すことができる。このため、内周
面からの金属の堆積を防ぐことができるので、多層配線
構造におけるヴィアプラグの形状が変形することがな
い。また、開孔の内周面に第２の絶縁膜が形成されてい
れば、上層金属配線を形成する際のマスクが多少ずれて
も、マスクエッジがヴィア孔の内側に入り込むことがな
い。これにより、ヴィアプラグを形成しているAlもしく
はAl合金がエッチングされることがない。
【００１３】
【実施例】以下、添付図面を参照して本発明の実施例に
ついて説明する。なお、図面の説明において同一要素に
は同一符号を付し、重複する説明は省略する。
ついて説明する。なお、図面の説明において同一要素に
は同一符号を付し、重複する説明は省略する。
【００１４】図１に基づいて本発明の第１実施例に係る
半導体装置について説明する。第１実施例に係る半導体
装置は、Si基板１０上に下地絶縁膜２０が形成され、こ
の下地絶縁膜２０上にAl合金膜３１からなる下層金属配
線３０が形成されている。下層金属配線３０の形成され
た下地絶縁膜２０上には第１の絶縁膜である層間絶縁膜
４０が形成されている。この層間絶縁膜４０にはヴィア
孔５０が穿設されており、このヴィア孔５０の内周面に
はSiＯ2 からなる第２の絶縁膜であるヴィア膜５１が周
設されている。さらに、ヴィア膜５１の内側にはAlから
なるヴィアプラグ５２が設けられている。そして、層間
絶縁膜４０の上面には上層金属配線６０が形成されてい
る。この上層金属配線６０と下層金属配線３０とはヴィ
アプラグ５２によって電気的に接続されている。上層金
属配線６０は、下層金属配線３０と同様にAl合金の膜で
形成されている。このとき使用されるAl合金としてはCu
が 0.5重量％含まれているものであるが、これに拘らず
上層金属配線６０に用いられるものと下層金属配線３０
に用いられるものとで同一成分の合金であっても、異な
る成分の合金であってもよい。
半導体装置について説明する。第１実施例に係る半導体
装置は、Si基板１０上に下地絶縁膜２０が形成され、こ
の下地絶縁膜２０上にAl合金膜３１からなる下層金属配
線３０が形成されている。下層金属配線３０の形成され
た下地絶縁膜２０上には第１の絶縁膜である層間絶縁膜
４０が形成されている。この層間絶縁膜４０にはヴィア
孔５０が穿設されており、このヴィア孔５０の内周面に
はSiＯ2 からなる第２の絶縁膜であるヴィア膜５１が周
設されている。さらに、ヴィア膜５１の内側にはAlから
なるヴィアプラグ５２が設けられている。そして、層間
絶縁膜４０の上面には上層金属配線６０が形成されてい
る。この上層金属配線６０と下層金属配線３０とはヴィ
アプラグ５２によって電気的に接続されている。上層金
属配線６０は、下層金属配線３０と同様にAl合金の膜で
形成されている。このとき使用されるAl合金としてはCu
が 0.5重量％含まれているものであるが、これに拘らず
上層金属配線６０に用いられるものと下層金属配線３０
に用いられるものとで同一成分の合金であっても、異な
る成分の合金であってもよい。
【００１５】なお、Si基板１０内および表面には拡散
層、ゲート電極等の半導体装置として必要な構造が形成
されている。下地絶縁膜２０の必要な位置にはコンタク
ト孔が存在し、下層金属配線３０と、拡散層もしくはゲ
ート電極あるいはその他の構造とを接続するコンタクト
構造が形成されている。また、上層金属配線６０上にさ
らに新たな層間絶縁膜４０および金属配線をそれぞれ１
層もしくはそれ以上積層することもできる。図２のフロ
ーチャート、図３及び図４に基づいて本発明の第１実施
例に係る半導体装置の製造方法について説明する。ま
ず、図３（ａ）に示すように、Si基板１０の表面に下地
絶縁膜２０を形成し、この下地絶縁膜２０上にスパッタ
法でAl合金を 300ないし 800nmの膜厚に堆積させ、Al合
金膜３１を形成する（ステップ２０１）。次に、Al合金
膜３１を所定の配線パターンに加工して下層金属配線３
０を形成する（ステップ２０２）。配線パターンの形成
は、露光装置を用いてレジストパターンを形成した後、
塩素系のガスを用いたＲＩＥによってなされる。このと
き、線幅 1.0μｍ以下と微細な場合には、金属膜である
Al合金表面からの露光光の反射の影響によってレジスト
パターンの精密な形成が困難になるため、下層金属配線
３０上にさらにスパッタ法によってSiを20ないし80nmの
膜厚で堆積してSi膜を形成し、露光光に対する反射率を
減少させる方法を採ることが望ましい。このSi膜は、金
属膜のエッチングおよびレジストの除去の後、例えばフ
ッ素系のガスを用いたプラズマエッチによって除去すれ
ばよい。
層、ゲート電極等の半導体装置として必要な構造が形成
されている。下地絶縁膜２０の必要な位置にはコンタク
ト孔が存在し、下層金属配線３０と、拡散層もしくはゲ
ート電極あるいはその他の構造とを接続するコンタクト
構造が形成されている。また、上層金属配線６０上にさ
らに新たな層間絶縁膜４０および金属配線をそれぞれ１
層もしくはそれ以上積層することもできる。図２のフロ
ーチャート、図３及び図４に基づいて本発明の第１実施
例に係る半導体装置の製造方法について説明する。ま
ず、図３（ａ）に示すように、Si基板１０の表面に下地
絶縁膜２０を形成し、この下地絶縁膜２０上にスパッタ
法でAl合金を 300ないし 800nmの膜厚に堆積させ、Al合
金膜３１を形成する（ステップ２０１）。次に、Al合金
膜３１を所定の配線パターンに加工して下層金属配線３
０を形成する（ステップ２０２）。配線パターンの形成
は、露光装置を用いてレジストパターンを形成した後、
塩素系のガスを用いたＲＩＥによってなされる。このと
き、線幅 1.0μｍ以下と微細な場合には、金属膜である
Al合金表面からの露光光の反射の影響によってレジスト
パターンの精密な形成が困難になるため、下層金属配線
３０上にさらにスパッタ法によってSiを20ないし80nmの
膜厚で堆積してSi膜を形成し、露光光に対する反射率を
減少させる方法を採ることが望ましい。このSi膜は、金
属膜のエッチングおよびレジストの除去の後、例えばフ
ッ素系のガスを用いたプラズマエッチによって除去すれ
ばよい。
【００１６】次に、図３（ｂ）に示すように、下層金属
配線３０の形成された下地絶縁膜２０上に層間絶縁膜４
０を形成する（ステップ２０３）。この層間絶縁膜４０
は、プラズマＣＶＤ法によってSiＯ2 を 300nmの膜厚で
堆積させてSiＯ2 膜を形成し、ＳＯＧを平坦部において
300nmの厚さに塗布してＳＯＧ膜を形成し、必要な温度
で加熱処理を行うことによって形成される。その後、再
びプラズマＣＶＤ法によってSiＯ2 を 200nmの膜厚で堆
積させてSiＯ2 膜を形成する。なお、線幅が 0.6μｍ程
度以下のさらに微細なＬＳＩに層間絶縁膜４０を形成す
る方法としては、以下のように行う。すなわち、テトラ
エトキシシラン（以下、ＴＥＯＳという）と酸素とを原
料としたプラズマＣＶＤ法によってSiＯ2 を堆積させ膜
厚 100nmのSiＯ2 膜を形成し、さらにこのSiＯ2 膜の上
に、ＴＥＯＳとオゾンとを原料とした常圧ＣＶＤ法によ
ってSiＯ2 を堆積させ膜厚 1.6μｍのSiＯ2 膜を形成す
る。そして、SiＯ2 膜上にレジストを塗布した後に平坦
部のSiＯ2 膜の膜厚が 700nmになるまでエッチバックを
行い、再びプラズマＣＶＤ法によって膜厚 100nmのSiＯ
2 を堆積するのである。
配線３０の形成された下地絶縁膜２０上に層間絶縁膜４
０を形成する（ステップ２０３）。この層間絶縁膜４０
は、プラズマＣＶＤ法によってSiＯ2 を 300nmの膜厚で
堆積させてSiＯ2 膜を形成し、ＳＯＧを平坦部において
300nmの厚さに塗布してＳＯＧ膜を形成し、必要な温度
で加熱処理を行うことによって形成される。その後、再
びプラズマＣＶＤ法によってSiＯ2 を 200nmの膜厚で堆
積させてSiＯ2 膜を形成する。なお、線幅が 0.6μｍ程
度以下のさらに微細なＬＳＩに層間絶縁膜４０を形成す
る方法としては、以下のように行う。すなわち、テトラ
エトキシシラン（以下、ＴＥＯＳという）と酸素とを原
料としたプラズマＣＶＤ法によってSiＯ2 を堆積させ膜
厚 100nmのSiＯ2 膜を形成し、さらにこのSiＯ2 膜の上
に、ＴＥＯＳとオゾンとを原料とした常圧ＣＶＤ法によ
ってSiＯ2 を堆積させ膜厚 1.6μｍのSiＯ2 膜を形成す
る。そして、SiＯ2 膜上にレジストを塗布した後に平坦
部のSiＯ2 膜の膜厚が 700nmになるまでエッチバックを
行い、再びプラズマＣＶＤ法によって膜厚 100nmのSiＯ
2 を堆積するのである。
【００１７】次に、層間絶縁膜４０の上にフォトマスク
をセットし、露光装置を用いてレジストパターンを形成
した後、フッ素系のガスを用いたＲＩＥによって図３
（ｃ）に示すように、層間絶縁膜４０の所定の位置にヴ
ィア孔５０を形成する（ステップ２０４）。次に、図４
（ａ）に示すように、ＴＥＯＳと酸素とを原料としたプ
ラズマＣＶＤ法によってＳiＯ2 を堆積させ膜厚50nmの
絶縁膜を形成する（ステップ２０５）。また、このと
き、内周面での絶縁膜５１ａの膜厚が増加するほどヴィ
アプラグ５２が埋め込まれる部分の径が減少するため、
絶縁膜５１ａの膜厚は可能な限り薄くすることが望まし
い。
をセットし、露光装置を用いてレジストパターンを形成
した後、フッ素系のガスを用いたＲＩＥによって図３
（ｃ）に示すように、層間絶縁膜４０の所定の位置にヴ
ィア孔５０を形成する（ステップ２０４）。次に、図４
（ａ）に示すように、ＴＥＯＳと酸素とを原料としたプ
ラズマＣＶＤ法によってＳiＯ2 を堆積させ膜厚50nmの
絶縁膜を形成する（ステップ２０５）。また、このと
き、内周面での絶縁膜５１ａの膜厚が増加するほどヴィ
アプラグ５２が埋め込まれる部分の径が減少するため、
絶縁膜５１ａの膜厚は可能な限り薄くすることが望まし
い。
【００１８】次に、ＲＩＥによって層間絶縁膜４０表面
上およびヴィア孔５０底部の絶縁膜５１ａを除去し、図
４（ｂ）に示すように、内周面にのみ絶縁膜５１ａを残
しヴィア膜５１ｂを形成する（ステップ２０６）。この
ヴィア膜によって内周面に付着したAlなどの特に金属性
の堆積物が覆われることになる。
上およびヴィア孔５０底部の絶縁膜５１ａを除去し、図
４（ｂ）に示すように、内周面にのみ絶縁膜５１ａを残
しヴィア膜５１ｂを形成する（ステップ２０６）。この
ヴィア膜によって内周面に付着したAlなどの特に金属性
の堆積物が覆われることになる。
【００１９】なお、本実施例においては層間絶縁膜の表
面上に形成されたの絶縁膜を除去しているが、この絶縁
膜については必ずしも除去する必要はない。
面上に形成されたの絶縁膜を除去しているが、この絶縁
膜については必ずしも除去する必要はない。
【００２０】次に、塩素系ガスを用いたプラズマエッチ
ングによりヴィア孔５０底部に露出した下層金属配線３
０（Al合金膜）の清浄化処理を行う（ステップ２０
７）。この処理を行うのは、ヴィア孔５０底部に露出し
た下層金属配線３０の表面には、絶縁膜のＲＩＥを行っ
た際及びＲＩＥの後に大気に曝した際に汚染物やアルミ
ナ膜等が付着し、これらの汚染物やアルミナ膜はＣＶＤ
法におけるAl堆積を阻害するため除去する必要があるか
らである。
ングによりヴィア孔５０底部に露出した下層金属配線３
０（Al合金膜）の清浄化処理を行う（ステップ２０
７）。この処理を行うのは、ヴィア孔５０底部に露出し
た下層金属配線３０の表面には、絶縁膜のＲＩＥを行っ
た際及びＲＩＥの後に大気に曝した際に汚染物やアルミ
ナ膜等が付着し、これらの汚染物やアルミナ膜はＣＶＤ
法におけるAl堆積を阻害するため除去する必要があるか
らである。
【００２１】次に、ＤＭＡＨと水素とを原料とするＣＶ
Ｄ法でヴィア孔５０内にのみ選択的にAlを堆積すること
によって図４（ｃ）に示すように、ヴィアプラグ５２を
形成する（ステップ２０８）。このとき、Alの堆積はヴ
ィア孔５０底面に露出している上層金属配線６０（Al合
金膜）の表面のみから行われ、ヴィア孔５０の内周面の
ヴィア膜表面からはなされない。これは、ステップ２０
６で形成したヴィア膜で汚染物が覆われて、内周面には
何等の汚染物がないためである。このため、ヴィアプラ
グが形成されるに際して、形状が変形することがない。
Ｄ法でヴィア孔５０内にのみ選択的にAlを堆積すること
によって図４（ｃ）に示すように、ヴィアプラグ５２を
形成する（ステップ２０８）。このとき、Alの堆積はヴ
ィア孔５０底面に露出している上層金属配線６０（Al合
金膜）の表面のみから行われ、ヴィア孔５０の内周面の
ヴィア膜表面からはなされない。これは、ステップ２０
６で形成したヴィア膜で汚染物が覆われて、内周面には
何等の汚染物がないためである。このため、ヴィアプラ
グが形成されるに際して、形状が変形することがない。
【００２２】なお、プラグ形成のためにＣＶＤ法以外の
選択堆積、例えばメッキ法を使用することも可能であ
る。
選択堆積、例えばメッキ法を使用することも可能であ
る。
【００２３】次ぎにスパッタ法でAlを 400ないし1000nm
の膜厚に堆積させAl合金膜を形成し、上述した下層金属
配線３０を形成するときと同様の方法を用いて、図４
（ｄ）に示すように、上層金属配線６０を形成して多層
配線構造の半導体装置を製造する（ステップ２０９）。
ここで、上層金属配線６０を形成するときに用いるマス
クが多少ずれても、ヴィアプラグを腐食して空隙を発生
させたり、Alエッチングに用いる塩素や、洗浄の際の水
分等の残留によるAl腐食をおこすこともない。これは、
内周面に絶縁膜が形成されているため、図５に示すよう
に、マスクが多少ずれてもヴィアプラグをエッチングす
ることがないためである。
の膜厚に堆積させAl合金膜を形成し、上述した下層金属
配線３０を形成するときと同様の方法を用いて、図４
（ｄ）に示すように、上層金属配線６０を形成して多層
配線構造の半導体装置を製造する（ステップ２０９）。
ここで、上層金属配線６０を形成するときに用いるマス
クが多少ずれても、ヴィアプラグを腐食して空隙を発生
させたり、Alエッチングに用いる塩素や、洗浄の際の水
分等の残留によるAl腐食をおこすこともない。これは、
内周面に絶縁膜が形成されているため、図５に示すよう
に、マスクが多少ずれてもヴィアプラグをエッチングす
ることがないためである。
【００２４】なお、上層金属配線６０の形成を行う際
に、ヴィアプラグ５２の形成を行う時とは別の装置を用
いてAl合金膜の堆積を行う場合には、堆積直前にArイオ
ン等を用いたスパッタエッチングを行ってヴィアプラグ
５２表面に形成されたアルミナ膜を除去することが良好
な電気的接触を得るために必要である。
に、ヴィアプラグ５２の形成を行う時とは別の装置を用
いてAl合金膜の堆積を行う場合には、堆積直前にArイオ
ン等を用いたスパッタエッチングを行ってヴィアプラグ
５２表面に形成されたアルミナ膜を除去することが良好
な電気的接触を得るために必要である。
【００２５】また、ヴィアプラグ５２の形成を行った後
に、大気中に取り出すことなくAl合金膜を堆積させて上
層金属配線６０を形成すれば、この場合ヴィアプラグ５
２表面には全くアルミナ膜が形成されないためより良好
な電気的接触が得られる。
に、大気中に取り出すことなくAl合金膜を堆積させて上
層金属配線６０を形成すれば、この場合ヴィアプラグ５
２表面には全くアルミナ膜が形成されないためより良好
な電気的接触が得られる。
【００２６】
【発明の効果】以上詳細に説明したように、本発明は、
第１の絶縁膜にヴィア孔を穿設した後にさらに、ヴィア
孔の内周面に第２の絶縁膜が形成するので、内周面に付
着した金属粒等の付着物は覆い隠されて表面に露出する
ことがない。このため内周面からの金属の堆積を防ぐこ
とができる。従ってAlもしくはAl合金はヴィア孔底面か
らのみ堆積するので、ヴィアプラグの形状が変形するこ
とがなく、ヴィア構造もしくはヴィアプラグの上面に形
成される上層金属配線の信頼性を保つことができる。ま
た、内周面に形成されている第２の絶縁膜により、上層
金属配線を形成する際のマスクが多少ずれても、マスク
エッジがヴィア孔の内側に入り込むことがない。このた
め、ヴィアプラグを形成しているAlもしくはAl合金がエ
ッチングされることがなく、ヴィア孔内に空隙が生じる
こともない。また、上層金属配線を形成するときのAlエ
ッチングに用いる塩素や、洗浄の際の水分等よるヴィア
プラグのAl腐食を防ぐことができる。
第１の絶縁膜にヴィア孔を穿設した後にさらに、ヴィア
孔の内周面に第２の絶縁膜が形成するので、内周面に付
着した金属粒等の付着物は覆い隠されて表面に露出する
ことがない。このため内周面からの金属の堆積を防ぐこ
とができる。従ってAlもしくはAl合金はヴィア孔底面か
らのみ堆積するので、ヴィアプラグの形状が変形するこ
とがなく、ヴィア構造もしくはヴィアプラグの上面に形
成される上層金属配線の信頼性を保つことができる。ま
た、内周面に形成されている第２の絶縁膜により、上層
金属配線を形成する際のマスクが多少ずれても、マスク
エッジがヴィア孔の内側に入り込むことがない。このた
め、ヴィアプラグを形成しているAlもしくはAl合金がエ
ッチングされることがなく、ヴィア孔内に空隙が生じる
こともない。また、上層金属配線を形成するときのAlエ
ッチングに用いる塩素や、洗浄の際の水分等よるヴィア
プラグのAl腐食を防ぐことができる。
【図１】本実施例に係る半導体装置の断面図である。
【図２】本実施例に係る半導体装置の製造工程を示すフ
ーローチャートである。
ーローチャートである。
【図３】本実施例に係る半導体装置の各製造工程を示す
図である。
図である。
【図４】本実施例に係る半導体装置の各製造工程を示す
図である。
図である。
【図５】本実施例に係る半導体装置の説明図である。
【図６】従来の半導体装置の各製造工程を示す図であ
る。
る。
【図７】従来の半導体装置の各製造工程を示す図であ
る。
る。
【図８】従来の半導体装置の説明図である。
１０…Si基板、２０…下地絶縁膜、３０…下層金属配
線、４０…層間絶縁膜、５０…ヴィア孔、５１…ヴィア
膜、５２…ヴィアプラグ、６０…上層金属配線。
線、４０…層間絶縁膜、５０…ヴィア孔、５１…ヴィア
膜、５２…ヴィアプラグ、６０…上層金属配線。
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 // Ｈ０１Ｌ 21/28 Ａ 9055−4Ｍ
Claims (3)
- 【請求項１】 基板上に形成された下層金属配線と、 前記下層金属配線を含む面上に形成された第１の絶縁膜
と、 前記第１の絶縁膜の所定の位置をエッチング除去して前
記下層金属配線を露出させることにより穿設された開孔
と、 前記開孔の内周面に周設された第２の絶縁膜と、 前記露出した下層金属配線からAlもしくはAl合金を成長
させることにより前記第２の絶縁膜が周設された前記開
孔内に形成されたヴィアプラグと備えることを特徴とす
る多層配線構造の半導体装置。 - 【請求項２】 前記下層金属配線は、AlもしくはAl合金
を含む導電材料からなることを特徴とする請求項１に記
載の多層配線構造の半導体装置。 - 【請求項３】 基板上の下層金属配線を含む面に第１の
絶縁膜を形成する第１の工程と、 前記第１の絶縁膜の所定の位置をエッチング除去して前
記下層金属配線を露出させることにより開孔を穿設する
第２の工程と、 前記開孔の穿設された第１の絶縁膜上に第２の絶縁膜を
形成する第３の工程と、 前記開孔の底面に形成された前記第２の絶縁膜を除去す
る第４の工程と、 前記開孔にＣＶＤ法によってAlもしくはAl合金を堆積さ
せてヴィアプラグを形成する第５の工程とを有すること
を特徴とする多層配線構造の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31499992A JPH06163714A (ja) | 1992-11-25 | 1992-11-25 | 多層配線構造の半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31499992A JPH06163714A (ja) | 1992-11-25 | 1992-11-25 | 多層配線構造の半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06163714A true JPH06163714A (ja) | 1994-06-10 |
Family
ID=18060197
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31499992A Pending JPH06163714A (ja) | 1992-11-25 | 1992-11-25 | 多層配線構造の半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06163714A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7192858B2 (en) | 2002-09-25 | 2007-03-20 | Oki Electric Industry Co., Ltd. | Method of forming plug |
| US10872869B2 (en) | 2018-08-20 | 2020-12-22 | Samsung Electronics Co., Ltd. | Semiconductor devices and methods of manufacturing the same |
-
1992
- 1992-11-25 JP JP31499992A patent/JPH06163714A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7192858B2 (en) | 2002-09-25 | 2007-03-20 | Oki Electric Industry Co., Ltd. | Method of forming plug |
| US10872869B2 (en) | 2018-08-20 | 2020-12-22 | Samsung Electronics Co., Ltd. | Semiconductor devices and methods of manufacturing the same |
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